课程设计报告
课程设计题目：四位加法并行器
学生姓名 ：黄冲
专 业 ：计算机科学与技术 班 级 ：1120702 学 号 ：201120070231 指导教师 ：汪宇玲
2014年 01月 05日
目录
一、需求分析………………………………1
二、总体设计………………………………1
三、详细设计………………………………3
四、设计步骤………………………………7
五、设计心得………………………………12
六、参考文献………………………………12
一、需求分析：
1． 掌握并行加法器的原理及其设计方法。
2 ．熟悉CPLD 应用设计及ispDesignexepert Project navigator 软件和 CMPP的使用。
二、总体设计：
1）实验设备：
1 . TDN-CM+或 TDN-CM++教学实验系统一套。
2 ．PC 微机一台。
3 . CMPP 和 ispDesignexepert Project navigator
2）实验原理 ：
本节设计使用大规模可编程逻辑器件 CPLD 来设计实现一个 4 位的并行进
位加法器。传统的数字系统设计只能是通过设计电路板来实现系统功能，而采用可编程逻辑器件，则可以通过设计芯片来实现系统功能。从而有效地增强了设计的灵活性，提高了工作效率。并能够缩小系统体积，降低能耗，提高系统的性能和可靠性。
实验系统中采用的器件是 Lattice 公司的 ispLSI 1032 芯片，isp 是指芯片具有“在系统可编程功能”，这种功能可随时对系统进行逻辑重构和修改，而且只需要一条简单的编程电缆和一台 PC 计算机就可以完成器件的编程。 ispLSI1032 芯片的等效逻辑门为 6000 门，具有 128 个宏单元，192 个触发器和 64 个锁存器，其共有 84 个引脚，其中 64 个为 I/O 引脚。ispLSI1032 芯片的结构图如图 2.2-1 所示。
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