5． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述电子科技大学学生考试卷（ B ）卷 考试课程 课程号 考生姓名 EDA技术与VHDL 教师号 学号（8位） 考试日期 2005年 月 日 任课教师姓名 年级 专业 成 绩 ___________。 A. 器件外部特性； B. 器件的综合约束； C. 器件外部特性与内部功能； D. 器件的内部功能。 6． 不完整的IF语句，其综合结果可实现________。 一、单项选择题：（20分） 1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及 A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 实现该功能块的具体电路的IP核为__________。 A .软IP B.固IP C.硬IP D.都不是 7． 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）； 指出下列哪些方法是面积优化_________。 2． 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。 A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 3． 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是____。 A. FPGA是基于乘积项结构的可编程逻辑器件； B. FPGA是全称为复杂可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4． 进程中的变量赋值语句，其变量更新是_________。 A. 立即完成； B. 按顺序完成； C. 在进程的最后完成； D. 都不对。 10．下列EDA软件中，哪一个不具有逻辑综合功能：________。 A. Max+Plus II B. ModelSim C. Quartus II D. Synplify 9． 关于VHDL中的数字，请找出以下数字中最大的一个：__________。 A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E1 ①流水线设计 A. ①③⑤ C. ②⑤⑥ 8． 下列标识符中，__________是不合法的标识符。 A. State0 B. 9moon C. Not_Ack_0 D. signall ②资源共享 ③逻辑优化 ④串行化 B. ②③④ D. ①④⑥ ⑤寄存器配平 ⑥关键路径法 第1页 共5页 二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分） 1. VHDL 2. FPGA 3. RTL 4. SOPC 5. EAB 四、VHDL程序改错：（10分） 仔细阅读下列程序，回答问题 1 2 3 4 5 6 7 8 9 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; END CNT10; ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 三、VHDL程序填空：（10分） 下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。 -- N-bit Up Counter with Load, Count Enable, and -- Asynchronous Reset library ieee; use IEEE.std_logic_1164.all; use IEEE.________________.all; use IEEE.std_logic_arith.all; entity counter_n is architecture behave of _______________ is signal count : std_logic_vector (width-1 downto 0); process(clk, rst) begin if rst = '1' then count <= _______________; ―― 清零 if load = '1' then count <= data; count <= count + 1; ___________ en = '1' then _____________; elsif _______________________ then ―― 边沿检测 begin __________ (width : integer := 8); port(data : in std_logic_vector (width-1 downto 0); load, en, clk, rst : ______ std_logic; q : out std_logic_vector (_____________ downto 0)); 10 BEGIN 11 PROCESS (CLK) BEGIN 12 IF RISING_EDGE(CLK) begin 13 IF Q1 < 9 THEN 14 Q1 <= Q1 + 1 ; 15 ELSE 16 Q1 <= (OTHERS => '0'); 17 END IF; 18 END IF; 19 END PROCESS ; 20 Q <= Q1; 21 END bhv; end counter_n; 1. 在MAX+PlusII中编译时，提示的第一条错误为： Error: Line 12: File e:\\mywork\\test\\cnt10.vhd: VHDL syntax error: If statement must have THEN, but found BEGIN instead 指出并修改相应行的程序（如果是缺少语句请指出大致的行数）： 错误1 行号： 程序改为： 错误2 行号： 程序改为： 2. 若编译时出现如下错误，请分析原因。 end if; end process; ________________ end behave; 第2页 共5页 五、VHDL程序设计：（15分） 设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。 六、根据原理图写出相应的VHDL程序：（15分） SEL(1:0)SEL00COUTA or BA xor BA and BA nor B“XX” AIN(1:0)BIN(1:0)MUXCOUT(1:0)011011OTHERS (a) 用if语句。 (b) 用case 语句。 (c) 用when else 语句。 Library ieee; Use ieee.std_logic_1164.all; Entity mymux is Port ( sel : in std_logic_vector(1 downto 0); Ain, Bin : in std_logic_vector(1 downto 0); Cout : out std_logic_vector(1 downto 0) ); End mymux; -- 选择信号输入 -- 数据输入 第3页 共5页 七、综合题：（20分） （一）已知状态机状态图如图a所示；完成下列各题： in_a = “00”in_a = “01”st0out_a <= “0101”;in_a /= “00”st1out_a <= “1000”;in_a = “11”in_a /= “11”in_a /= “01”st3out_a <= “1101”;in_a /= “11”st2out_a <= “1100”;in_a = “11” 图a 状态图 clkresetc_stateREGn_stateCOMout_a 3. 若已知输入信号如下图所示，分析状态机的工作时序，画出该状态机的状态转换值（c_state）和输出控制信号(out_a)； in_a 图b 状态机结构图 1. 试判断该状态机类型，并说明理由。 2. 根据状态图，写出对应于结构图b，分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。 4. 若状态机仿真过程中出现毛刺现象，应如何消除；试指出两种方法，并简单说明其原理。 第4页 共5页 （二） 已知一个简单的波形发生器的数字部分系统框图如下图所示 图中lcnt、lrom都是在MAX+PlusII中使用MegaWizard调用的LPM模块，其VHDL描述中Entity部分分别如下： ENTITY lcnt IS PORT ( clock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) ); END lcnt; ENTITY lrom IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0); q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) ); END lrom; 试用VHDL描述该系统的顶层设计（使用例化语句）。 第5页 共5页