cadence入门一

一、如何进入Cadence

1、进入UNIX系统后,点击右键,在弹出菜单中点选tools--terminal,在terminal提示符后键入icfb,启动Cadence.如果在icfb后加&则那个

terminal窗口还能干别的,要是不加就什么都不能干了,而且关掉terminal Cadence也会关闭

2、在主窗口CIW里,点file--new--libarary,新建一个库,然后可以在库里新建cellview.view name有schematic(原理图)layout(版图)symbol(符号)等,根据需要选择

3、如果要画版图,一定要选compile a new tech file 或attach to an existing tech file,如果选第一项,则在弹出窗口里输入要compile的tf文件的路径,如果选第二项,则选择一个已经存在的库,你新建的库就会attach到那个库,就是说两个库用一个工艺文件

4、将一个已有的库包含进来用libarary path manager,在tools菜单里,启动后,左边输入库名,右边输入库路径,再点file--save,就可以了,库路径信息保存在cds.lib文件中

二、绘制原理图

1、建好库后,新建cellview时选schematic,进入原理图编辑窗口,然后就可以画电路图了,和其它画电路图的软件如protel大体上都是差不多的,都是加入原件后扯线就行了

2、发几个常用快捷键,用Cadence时,一定要熟练使用快捷键,可以给你的工作提供很大便利

i——添加元件;(我一般都用sample库的mos管,二极管等,basic库的VDD,GND)

p--加输入输出引脚 [——缩小两倍; ]——扩大两倍; w——连线(细线); f——全图显示; q——查看元件属性。 u--撤消上一次操作 U--重做上一次操作 c--复制 m--移动

(在选复制移动后,点F3键,可出现设置对话框,可以设置复制几行几列,ratote(旋转)sideway(左右镜像翻转)updown(上下镜像翻转)) X--检查并存盘 S--存盘

3、可以把画好的电路图封装成symbol,以后就可以调用自已的原件了。方法是点design--creat cellview--from cellview,再点OK就好了

三、绘制版图

1、在一个包含工艺文件的库里新建cell, cellview选layout 2、常用快捷键 r:画矩形(retangel) k:创建尺子

shift+k:清除所有尺子 m:移动(move) c:复制(copy) s:伸拉(strech)

shift+m:两图形融合(merge) shift+c:切图形(chop) u:取消上一次操作(undo) shift+u:重复上一次操作(redo) q:属性

l:标签(label)

另:键入上述命令后按F3,可以出现高级选项对话框

3、了解了快捷键,现在开始画版图,首先,在左边的LSW窗口点击你所需要的层次,比如先选oxide(或active),再按r,拖动鼠标,画出一个矩形,再按k,标定好尺寸,再按s,拖动矩形边调整到合适大小,这样有源区就画好了,同样方法再选poly层画栅,metal1画金属线,cont层画接触孔,一个最简单的mos管就画成了 4、关于版图的层次

(1)版图的层次由工艺文件定义,也可以自已添加或删除,在CIW窗口中,点technology file--edit layers,出现对话框,有add,edit,delete等选项,点add新加层次时,要注意display resourse一定要和其它层选的不一样,否则这两个层显示的条纹色彩就一模一样。还有stream data type number,stream

layer number等,与将来导出GDS文件有关,具体什么含义我也没弄太清楚。修改结束后会提醒你工艺文件已修改,是否保存

(2)关于各层显示:各个层次的显示由.drf文件定义,可以在LSW窗口中,点file--display resourse进行修改,边框,条纹,颜色等等都可以修改,一切按自已习惯来,也可以在出现的对话框中,可以点file--load来载入已经存在的.drf文件。修改后的显示信息也可以保存,以便下次直接调用 5、关于LSW

middle:使某一层不可见,要注意这层不能是选定用来绘图的那一层 shift+middle:只有点的那一层可见,其余不可见,相当于NV

right:使某层不可选,某层处于不可选状态时,颜色会变淡些,在版图上你就无法选定由这层画出的图形

shift+right:只有点的那一层可选,其余不可选,相当于NS 要解除不可见或不可选的状态,再点一下middle或right就可以了

四、hspice仿真

1、将电路导成网表:将画好的电路图check and save后,在CIW窗口里,点file--stream out--CDL,在弹出窗口里点browser,选定要导出的电路图,设置好路径(路径如果不填就在启动Cadencer的目录下)和导出文件名(默认为netlist),点OK

2、找到你刚刚生成的网表,对其进行编辑,我一般是先把GLOBAL VDD GND那一行前面的星号去掉,因为星号是代表注释掉某一行语句,而我们需要VDD GND做为全局变量。然后再把最下面main circuit那一块里的subckt前加上星号,subckt意思是定义子电路,在main circuit里无需定义子电路。 3、去掉最后的end cellname,加激励:下面是我经常用的最简单的激励 v0 VDD GND 6 *定义电源和地之间的电压 6V*

v1 IN1 0 pulse(0 5 5u 1n 1n 5u 10u) *输入信号1 脉冲 低电平0V 高电平5V 延迟5u 上升时间1n 下降时间1n 正半周时间5u 周期10u* .op *分析静态工作点 *

.option list post nomode *控制输出的语句,一般不需管*

.print *输出说明,还可写成print v(节点名称) i(r1) p(r1) 分别代表输出电压电流和功率*

.inc '/home/user1/n95.inc'*要用到的工艺制程* .tran 1u 300u *每1u分析一点,总共分析300u* .end

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