verilog四位BCD加法器实验报告

#7 a=16'b1001_0010_1100_0010;b=16'b0101_1010_0111_0101; end endmodule

3.4 本次实验设计的结果

①在主窗口中单击Library标签,进入编译库页,打开work库,双击测试单元test.

② 加载测试单元。对mytest点右键,选择“Add to wave”。

③ 后就会出现Wave窗口,单击run就会运行并出现波形图。

4.实验总结

此次实验使我进一步熟悉了modelsim仿真工具的使用。做了几个设计之后,现在也能熟练应用了,对moelsim有了基本的了解。

记得上次实验还不会写激励模块,但是这次实验已经能很轻松地写出来了。真的学会之后才发现,激励模块要比建模模块好写多了。难怪老师说激励

模块很简单呢。

这次比上次的进步就是modelsim的使用更加熟练了,此外,上次出现的问题这次也没再出现了。当然,这次实验也有新的问题出现。其一,给同一个变量sum两次赋值,导致多驱动的发生。其二,assign语句等式左边的变量和实例化里边的变量要定义为wire类型。这是一个不该出现的问题,因为老师上课已经强调过了,我自己也做了笔记,可是还是出现这样的问题。听了是一方面,真正会应用是另外一方面,所以以后一定要多动手,真正会使用才算把知识学到手。其三,课前准备工作一定要做好,务必要把此次实验所要仿真的设计设计好。实验课课堂上是让你使用modelsin编译仿真的,没有时间再去设计。所以以后一定要注意,课前把设计写好。

联系客服:779662525#qq.com(#替换为@) 苏ICP备20003344号-4