数字逻辑实验报告（2）
同组成员：
姓名 班级 实验部分：实验完成结果、时间 （亮点、完成、基本完成、未完成） 检查结果 检查名次 检查老师 第一个实验 第二个实验
第三个实验 总分 （实验部分70% +报告30%） 学号 贡献百分比 报告人： 实验指导教师： 报告批阅教师：
计算机科学与技术学院
20 年月日
《数字电路与逻辑设计》实验报告
学生姓名：学号：所在班级：
一、实验名称
同步时序逻辑电路的设计。
二、实验目的
要求同学用传统电路的设计方法，通过3个同步时序逻辑电路实验，并利用工具软件，例如，“logisim”软件的仿真来检查电路设计，然后在“数字逻辑实验箱”上操作、记录实验结果，最后验证设计是否达到要求。
通过以上设计、仿真、验证3个训练过程使同学们掌握传统同步时序逻辑电路的设计、仿真、调试的方法以及设计方法对实验结果记录的影响。
三、实验所用组件
1. 上升沿双D触发器组件2片，型号为74LS74； 2. 下降沿双JK触发器组件2片，型号为74LS73； 3. 二输入四与非门组件 2片，型号为74LS00； 4. 二输入四或非门组件 1片，型号为74LS02； 5. 三输入三与非门组件 1片，型号为74LS10； 6. 二输入四异或门组件 1件，型号为74LS86； 7. 六门反向器组件 2片，型号为74LS04。
四、实验内容（在DICE-SEM数字逻辑实验箱上完成）
1、可重叠 “1001”序列检测器的设计（Mealy型）（必选）
利用所给组件按Mealy型同步时序逻辑电路的设计方法设计一个可重叠“1001”序列检测器，其框图如图2-1所示。
X CP
序列检测器 Z
图2-1 “1001”序列检测器
2、可重叠“1001”序列检测器的设计（Moore型）（必选）
利用所给组件按Moore型同步时序逻辑电路的设计方法设计一个可重叠“1001”序列检测器，其框图如图2-2所示。
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《数字电路与逻辑设计》实验报告
学生姓名：学号：所在班级：
X CP
序列检测器 Z
图2-2 “1001”序列检测器
3、初值为2的同步模4可逆计数器的实现（可选）
利用所给组件，设计一个初值为2的同步模4可逆计数器，其框图如图2-3所示。图中，X为控制变量，当X＝0时进行加1计数，X=1时进行减1计数，RD、SD分别为计数器的直接“置数”端（可用来设置初值），CP为计数脉冲， y2、y1为计数状态；Z为进位或借位输出信号。
RD SD
CP
X
y2 y1 Z
可逆计数器 图2-3 初值为2的模4可逆计数器
五、实验方案设计
1、可重叠“1001”序列检测器的设计（Mealy型）的设计方案
（A）做出原始状态图和状态表
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