中北大学2012届毕业设计说明书
PORT (a:IN std_logic_vector(2 DOWNTO 0); Y:OUT std_logic_vector(5 DOWNTO 0)); END decod38;
ARCHITECTURE ee OF decod38 IS BEGIN PROCESS(a) BEGIN CASE a IS
WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN OTHERS=>y<=\ END CASE; END PROCESS; END ee;
图5.4 3-8译码器模块符号
17
中北大学2012届毕业设计说明书
图5.5 3-8译码器的功能仿真波形
5.2.3 24选4数据选择器和数码管扫描控制模块电路的实现
24选4数据选择器在片选信号的控制下，对输入的数据只选择一组数据输出，同时还产生控制数码管选择的片选信号sel。24选4数据选择器和数码管扫描控制模块的VHDL代码、模块符号、功能仿真模型如下：
library ieee;
use ieee.std_logic_1164.all;
entity L24xuan4c is
port(no1,no2,no3,no4,no5,no6:in std_logic_vector(3 down to 0); st: in std_logic_vector(5 down to 0); yout:out std_logic_vector(3 down to 0); sel:out std_logic_vector(5 down to 0)); end L24xuan4c;
architecture bhv of L24xuan4c is signal s:std_logic_vector(5 down to 0); begin s<=st;
process(s,no1,no2,no3,no4,no5,no6) begin case s is
when \
18
中北大学2012届毕业设计说明书
when \ when \ when \ when \ when \ when others=>yout<=\ end case; end process; end bhv;
图5.6 24选4数据选择器和数码管扫描控制器的模块符号
图5.7 24选4数据选择器和数码管扫描控制器的功能仿真波形
19
中北大学2012届毕业设计说明书
5.2.4 七段显示译码器电路的实现
七段译码显示驱动电路的VHDL代码、模块符号、功能仿真模型如下：
LIBRARY ieee;
USE ieee.std_logic_1164.All; ENTITY dec7s IS
PORT(a:IN bit_vector(3 DOWN TO 0); led7s:OUT bit_vector(6 DOWN TO 0)); END dec7s;
<