3-8璇戠爜鍣ㄧ殑VHDL璁捐�� - 鐧惧害鏂囧簱

棣栭〉

搴撳簱AI

骞垮満

鍘嗗彶

鏀惰棌

浜戠洏

鐭ヨ瘑搴?/div>

3-8

璇戠爜鍣ㄧ殑

VHDL

璁捐��

 

1.

瀹炰綋妗嗗浘

 

 

2.

绋嬪簭璁捐��

 

姝ｇ‘鐨勭▼搴?/p>

 

LIBRARY IEEE; 

USE IEEE.STD_LOGIC_1164.ALL; 

ENTITY DECODER38A IS 

  PORT(A2,A1,A0,S1,S2,S3:IN STD_LOGIC; 

       Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); 

END ENTITY DECODER38A; 

ARCHITECTURE ONE OF DECODER38A IS 

SIGNAL S: STD_LOGIC_VECTOR(5 DOWNTO 0); 

  BEGIN 

S<=A2&A1&A0&S1&S2&S3; 

  WITH S SELECT 

    Y<="11111110" WHEN "000100", 

       "11111101" WHEN "001100", 

       "11111011" WHEN "010100", 

       "11110111" WHEN "011100", 

       "11101111" WHEN "100100", 

       "11011111" WHEN "101100", 

       "10111111" WHEN "110100",