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1. 

集成电路

是指通过一系列特定的加工工艺,

将晶体管?/p>

二极管?/p>

MOS

管等有源器件和阻?/p>

电容、电感等无源器件,按一定电路互连,

“集成”在一块半导体晶片(硅或砷化镓

 

)上?/p>

封装在一个外壳内,执行特定电路或系统功能的一种器件?/p>

 

2.

集成电路的规模大?/p>

是以它所包含的晶体管数目或等效的逻辑门数目来衡量?/p>

等效逻辑?/p>

通常是指两输入与非门?/p>

对于

CMOS

集成电路来说?/p>

一个两输入与非门由四个晶体管组成,

因此一?/p>

CMOS

电路的晶体管数除以四,就可以得到该电路的等效逻辑门的数目,以此确

定一个集成电路的集成度?/p>

 

3.

摩尔定律?/p>

 

 

其主要内容如下:

 

集成电路的集成度?/p>

18

个月翻一?/p>

/

每三年翻两番?/p>

 

 

摩尔分析了集成电路迅速发展的原因?/p>

 

他指出集成度的提高主要是三方面的贡献

: 

 

?/p>

1

)特征尺寸不断缩小,大约?/p>

3

年缩?/p>

1.41

倍;

 

?/p>

2

)芯片面积不断增大,大约?/p>

3

年增?/p>

1.5

倍;

 

?/p>

3

)器件和电路结构的改进?/p>

 

4.

反标?/p>

是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去?/p>

?/p>

际上是修改了对应节点的参数值?/p>

 

5.CMOS

反相器的直流噪声容限

:

为了反映逻辑电路的抗干扰能力,引入了直流噪声容限?/p>

为电路性能参数?/p>

直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范

围?/p>

 

6. 

根据实际工作确定所允许的最低输出高电平

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

?/p>

它所对应的输入电平定?/p>

为关门电?/p>

 

 

 

 

 

 

 

 

 

 

?/p>

给定允许的最高输出低电平

 

 

 

 

 

 

 

 

 

 

 

 

?/p>

它所对应的输入电平为

开门电?/p>

 

 

 

 

 

 

 

 

 

 

7. 

单位增益?/p>

. 

 

 

 

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dV

out/dVin=1

的点

 

8. 

“闩锁”现?/p>

 

在正常工作状态下?/p>

PNPN

四层结构之间的电压不会超?/p>

Vtg

,因

 

此它处于截止状态。但在一定的外界因素触发下,例如由电源或

 

输出端引入一个大的脉冲干扰,或受

r

射线的瞬态辐照,?/p>

 

PNPN

四层结构之间的电压瞬间超?/p>

Vtg

,这时,该寄生结构中?/p>

 

会出现很大的导通电流。只要外部信号源或?/p>

Vdd

?/p>

Vss

能够提供

 

大于维持电流

Ih

的输出,即使外界干扰信号已经消失,在

PNPN

?/p>

 

层结构之间的导通电流仍然会维持,这就是所谓的“闩锁”现?/p>

 

9. 

延迟时间

?/p>

 

 

 

T pdo 

——晶体管本征延迟时间?/p>

 

UL 

——最大逻辑摆幅?/p>

 

即最大电源电压;

 

Cg 

——扇出栅电容

(

负载电容

)

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Cw 

——内连线电容?/p>

 

Ip 

——晶体管峰值电流?/p>

 

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1. 

集成电路

是指通过一系列特定的加工工艺,

将晶体管?/p>

二极管?/p>

MOS

管等有源器件和阻?/p>

电容、电感等无源器件,按一定电路互连,

“集成”在一块半导体晶片(硅或砷化镓

 

)上?/p>

封装在一个外壳内,执行特定电路或系统功能的一种器件?/p>

 

2.

集成电路的规模大?/p>

是以它所包含的晶体管数目或等效的逻辑门数目来衡量?/p>

等效逻辑?/p>

通常是指两输入与非门?/p>

对于

CMOS

集成电路来说?/p>

一个两输入与非门由四个晶体管组成,

因此一?/p>

CMOS

电路的晶体管数除以四,就可以得到该电路的等效逻辑门的数目,以此确

定一个集成电路的集成度?/p>

 

3.

摩尔定律?/p>

 

 

其主要内容如下:

 

集成电路的集成度?/p>

18

个月翻一?/p>

/

每三年翻两番?/p>

 

 

摩尔分析了集成电路迅速发展的原因?/p>

 

他指出集成度的提高主要是三方面的贡献

: 

 

?/p>

1

)特征尺寸不断缩小,大约?/p>

3

年缩?/p>

1.41

倍;

 

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2

)芯片面积不断增大,大约?/p>

3

年增?/p>

1.5

倍;

 

?/p>

3

)器件和电路结构的改进?/p>

 

4.

反标?/p>

是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去?/p>

?/p>

际上是修改了对应节点的参数值?/p>

 

5.CMOS

反相器的直流噪声容限

:

为了反映逻辑电路的抗干扰能力,引入了直流噪声容限?/p>

为电路性能参数?/p>

直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范

围?/p>

 

6. 

根据实际工作确定所允许的最低输出高电平

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

?/p>

它所对应的输入电平定?/p>

为关门电?/p>

 

 

 

 

 

 

 

 

 

 

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给定允许的最高输出低电平

 

 

 

 

 

 

 

 

 

 

 

 

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它所对应的输入电平为

开门电?/p>

 

 

 

 

 

 

 

 

 

 

7. 

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的点

 

8. 

“闩锁”现?/p>

 

在正常工作状态下?/p>

PNPN

四层结构之间的电压不会超?/p>

Vtg

,因

 

此它处于截止状态。但在一定的外界因素触发下,例如由电源或

 

输出端引入一个大的脉冲干扰,或受

r

射线的瞬态辐照,?/p>

 

PNPN

四层结构之间的电压瞬间超?/p>

Vtg

,这时,该寄生结构中?/p>

 

会出现很大的导通电流。只要外部信号源或?/p>

Vdd

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Vss

能够提供

 

大于维持电流

Ih

的输出,即使外界干扰信号已经消失,在

PNPN

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层结构之间的导通电流仍然会维持,这就是所谓的“闩锁”现?/p>

 

9. 

延迟时间

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——晶体管本征延迟时间?/p>

 

UL 

——最大逻辑摆幅?/p>

 

即最大电源电压;

 

Cg 

——扇出栅电容

(

负载电容

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——内连线电容?/p>

 

Ip 

——晶体管峰值电流?/p>

 

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集成电路

是指通过一系列特定的加工工艺,

将晶体管?/p>

二极管?/p>

MOS

管等有源器件和阻?/p>

电容、电感等无源器件,按一定电路互连,

“集成”在一块半导体晶片(硅或砷化镓

 

)上?/p>

封装在一个外壳内,执行特定电路或系统功能的一种器件?/p>

 

2.

集成电路的规模大?/p>

是以它所包含的晶体管数目或等效的逻辑门数目来衡量?/p>

等效逻辑?/p>

通常是指两输入与非门?/p>

对于

CMOS

集成电路来说?/p>

一个两输入与非门由四个晶体管组成,

因此一?/p>

CMOS

电路的晶体管数除以四,就可以得到该电路的等效逻辑门的数目,以此确

定一个集成电路的集成度?/p>

 

3.

摩尔定律?/p>

 

 

其主要内容如下:

 

集成电路的集成度?/p>

18

个月翻一?/p>

/

每三年翻两番?/p>

 

 

摩尔分析了集成电路迅速发展的原因?/p>

 

他指出集成度的提高主要是三方面的贡献

: 

 

?/p>

1

)特征尺寸不断缩小,大约?/p>

3

年缩?/p>

1.41

倍;

 

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2

)芯片面积不断增大,大约?/p>

3

年增?/p>

1.5

倍;

 

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3

)器件和电路结构的改进?/p>

 

4.

反标?/p>

是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去?/p>

?/p>

际上是修改了对应节点的参数值?/p>

 

5.CMOS

反相器的直流噪声容限

:

为了反映逻辑电路的抗干扰能力,引入了直流噪声容限?/p>

为电路性能参数?/p>

直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范

围?/p>

 

6. 

根据实际工作确定所允许的最低输出高电平

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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它所对应的输入电平定?/p>

为关门电?/p>

 

 

 

 

 

 

 

 

 

 

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给定允许的最高输出低电平

 

 

 

 

 

 

 

 

 

 

 

 

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它所对应的输入电平为

开门电?/p>

 

 

 

 

 

 

 

 

 

 

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8. 

“闩锁”现?/p>

 

在正常工作状态下?/p>

PNPN

四层结构之间的电压不会超?/p>

Vtg

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此它处于截止状态。但在一定的外界因素触发下,例如由电源或

 

输出端引入一个大的脉冲干扰,或受

r

射线的瞬态辐照,?/p>

 

PNPN

四层结构之间的电压瞬间超?/p>

Vtg

,这时,该寄生结构中?/p>

 

会出现很大的导通电流。只要外部信号源或?/p>

Vdd

?/p>

Vss

能够提供

 

大于维持电流

Ih

的输出,即使外界干扰信号已经消失,在

PNPN

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层结构之间的导通电流仍然会维持,这就是所谓的“闩锁”现?/p>

 

9. 

延迟时间

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T pdo 

——晶体管本征延迟时间?/p>

 

UL 

——最大逻辑摆幅?/p>

 

即最大电源电压;

 

Cg 

——扇出栅电容

(

负载电容

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Cw 

——内连线电容?/p>

 

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——晶体管峰值电流?/p>

 

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数字集成电路复习指南.. - 百度文库
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集成电路

是指通过一系列特定的加工工艺,

将晶体管?/p>

二极管?/p>

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管等有源器件和阻?/p>

电容、电感等无源器件,按一定电路互连,

“集成”在一块半导体晶片(硅或砷化镓

 

)上?/p>

封装在一个外壳内,执行特定电路或系统功能的一种器件?/p>

 

2.

集成电路的规模大?/p>

是以它所包含的晶体管数目或等效的逻辑门数目来衡量?/p>

等效逻辑?/p>

通常是指两输入与非门?/p>

对于

CMOS

集成电路来说?/p>

一个两输入与非门由四个晶体管组成,

因此一?/p>

CMOS

电路的晶体管数除以四,就可以得到该电路的等效逻辑门的数目,以此确

定一个集成电路的集成度?/p>

 

3.

摩尔定律?/p>

 

 

其主要内容如下:

 

集成电路的集成度?/p>

18

个月翻一?/p>

/

每三年翻两番?/p>

 

 

摩尔分析了集成电路迅速发展的原因?/p>

 

他指出集成度的提高主要是三方面的贡献

: 

 

?/p>

1

)特征尺寸不断缩小,大约?/p>

3

年缩?/p>

1.41

倍;

 

?/p>

2

)芯片面积不断增大,大约?/p>

3

年增?/p>

1.5

倍;

 

?/p>

3

)器件和电路结构的改进?/p>

 

4.

反标?/p>

是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去?/p>

?/p>

际上是修改了对应节点的参数值?/p>

 

5.CMOS

反相器的直流噪声容限

:

为了反映逻辑电路的抗干扰能力,引入了直流噪声容限?/p>

为电路性能参数?/p>

直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范

围?/p>

 

6. 

根据实际工作确定所允许的最低输出高电平

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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它所对应的输入电平定?/p>

为关门电?/p>

 

 

 

 

 

 

 

 

 

 

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给定允许的最高输出低电平

 

 

 

 

 

 

 

 

 

 

 

 

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它所对应的输入电平为

开门电?/p>

 

 

 

 

 

 

 

 

 

 

7. 

单位增益?/p>

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8. 

“闩锁”现?/p>

 

在正常工作状态下?/p>

PNPN

四层结构之间的电压不会超?/p>

Vtg

,因

 

此它处于截止状态。但在一定的外界因素触发下,例如由电源或

 

输出端引入一个大的脉冲干扰,或受

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射线的瞬态辐照,?/p>

 

PNPN

四层结构之间的电压瞬间超?/p>

Vtg

,这时,该寄生结构中?/p>

 

会出现很大的导通电流。只要外部信号源或?/p>

Vdd

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Vss

能够提供

 

大于维持电流

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的输出,即使外界干扰信号已经消失,在

PNPN

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层结构之间的导通电流仍然会维持,这就是所谓的“闩锁”现?/p>

 

9. 

延迟时间

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T pdo 

——晶体管本征延迟时间?/p>

 

UL 

——最大逻辑摆幅?/p>

 

即最大电源电压;

 

Cg 

——扇出栅电容

(

负载电容

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Cw 

——内连线电容?/p>

 

Ip 

——晶体管峰值电流?/p>

 



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