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全数字锁相环的设?/p>

 

 

锁相?/p>

(PLL)

技术在众多领域得到了广泛的应用。如信号处理,调制解调,时钟

同步?/p>

倍频?/p>

频率综合等都应用到了锁相环技术?/p>

传统的锁相环由模拟电路实现,

而全数字锁相?/p>

(DPLL)

与传统的模拟电路实现?/p>

PLL

相比,具有精度高且不?/p>

温度和电压影响,环路带宽和中心频率编程可调,易于构建高阶锁相环等优点?/p>

并且应用在数字系统中时,不需

A/D

?/p>

D/A

转换。随着通讯技术、集成电路技

术的飞速发展和系统芯片

(SoC)

的深入研究,

DPLL

必然会在其中得到更为广泛

的应用?/p>

 

 

 

 

这里介绍一种采?/p>

VERILOG

硬件描述语言设计

DPLL

的方案?/p>

 

 

DPLL

结构及工作原?/p>

 

 

 

一?/p>

DPLL

的基本结构如?/p>

1

所示。主要由鉴相器?/p>

K

变模可逆计数器、脉

冲加减电路和?/p>

N

计数器四部分构成?/p>

K

变模计数器和脉冲加减电路的时钟分

别为

Mfc

?/p>

2Nfc

。这?/p>

fc

是环路中心频率,一般情况下

M

?/p>

N

都是

2

的整?/p>

幂。本设计中两个时钟使用相同的系统时钟信号?/p>

 

 

?/p>

1 

数字锁相环基本结构图

 

 

鉴相?/p>

 

 

 

常用的鉴相器有两种类型:

异或?/p>

(XOR)

鉴相器和边沿控制鉴相?/p>

(ECPD)

?/p>

本设计中采用异或?/p>

(XOR)

鉴相器。异或门鉴相器比较输入信?/p>

Fin

相位和输?/p>

信号

Fout

相位之间的相位差

Фe=Фin

-

Фout

,并输出误差信号

Se

作为

K

变模?/p>

逆计数器的计数方向信号。环路锁定时?/p>

Se

为一占空?/p>

50%

的方波,此时的绝

对相为差?/p>

90°

。因此异或门鉴相器相位差极限?/p>

±

90°

。异或门鉴相器工作波?/p>

如图

2

所示?/p>

 

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频率综合等都应用到了锁相环技术?/p>

传统的锁相环由模拟电路实现,

而全数字锁相?/p>

(DPLL)

与传统的模拟电路实现?/p>

PLL

相比,具有精度高且不?/p>

温度和电压影响,环路带宽和中心频率编程可调,易于构建高阶锁相环等优点?/p>

并且应用在数字系统中时,不需

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转换。随着通讯技术、集成电路技

术的飞速发展和系统芯片

(SoC)

的深入研究,

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必然会在其中得到更为广泛

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这里介绍一种采?/p>

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硬件描述语言设计

DPLL

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1

所示。主要由鉴相器?/p>

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冲加减电路和?/p>

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幂。本设计中两个时钟使用相同的系统时钟信号?/p>

 

 

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1 

数字锁相环基本结构图

 

 

鉴相?/p>

 

 

 

常用的鉴相器有两种类型:

异或?/p>

(XOR)

鉴相器和边沿控制鉴相?/p>

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本设计中采用异或?/p>

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逆计数器的计数方向信号。环路锁定时?/p>

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为一占空?/p>

50%

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对相为差?/p>

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技术在众多领域得到了广泛的应用。如信号处理,调制解调,时钟

同步?/p>

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频率综合等都应用到了锁相环技术?/p>

传统的锁相环由模拟电路实现,

而全数字锁相?/p>

(DPLL)

与传统的模拟电路实现?/p>

PLL

相比,具有精度高且不?/p>

温度和电压影响,环路带宽和中心频率编程可调,易于构建高阶锁相环等优点?/p>

并且应用在数字系统中时,不需

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转换。随着通讯技术、集成电路技

术的飞速发展和系统芯片

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必然会在其中得到更为广泛

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数字锁相环基本结构图

 

 

鉴相?/p>

 

 

 

常用的鉴相器有两种类型:

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全数字锁相环的设?- 百度文库
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技术在众多领域得到了广泛的应用。如信号处理,调制解调,时钟

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传统的锁相环由模拟电路实现,

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相比,具有精度高且不?/p>

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所示。主要由鉴相器?/p>

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数字锁相环基本结构图

 

 

鉴相?/p>

 

 

 

常用的鉴相器有两种类型:

异或?/p>

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