EDA鎶�鏈�鈥擵HDL鐗堟湡鏈�璇曞�?鍚�绛旀�? - 鐧惧害鏂囧簱

鏂板缓

涓婁紶

棣栭〉

鍔╂墜

鏈�杩?/div>

璧勬枡搴?/div>

宸ュ叿

 

绗?/p>

1

椤碉紙鍏?/p>

3

椤碉級

 

 

 

 

 

 

 

 

 

 

瀵?/p>

 

 

 

灏?/p>

 

 

 

绾?/p>

 

 

 

鍐?/p>

 

 

 

涓?/p>

 

 

 

寰?/p>

 

 

 

绛?/p>

 

 

 

 

棰?/p>

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

鐝?

绾?/p>

 

 

 

 

瀛?/p>

鍙?/p>

 

 

 

 

 

 

濮?/p>

鍚?/p>

 

 

 

 

 

 

瀛﹀勾绗�涓�瀛︽湡鏈熸湯鑰冭瘯璇曞嵎锛堥棴鍗凤級

 

骞寸骇

 2010 

涓撲笟

 

淇℃伅澶勭悊涓庝氦鎹?/p>

 

锛堟湰锛?/p>

璇剧▼鍚嶇О

 EDA

鎶�鏈�鍩虹��

 

鏁欏笀鍑洪�樻椂璇峰嬁瓒呭嚭杈圭晫铏氱嚎锛�

 

2

銆佸��

鐢?/p>

绛旈��

鍓?/p>

灏嗗瘑

灏佺嚎

澶?/p>

鐨勫唴

瀹瑰～

鍐欐竻

妤?/p>

锛岀瓟

棰樹笉

寰?/p>

瓒呭嚭

瀵嗗皝

绾?/p>

锛?/p>

 

3

銆?/p>

绛?/p>

棰樿��

鐢ㄨ摑

銆?/p>

榛戦挗

绗旀垨

鍦?/p>

鐝犵瑪

銆?/p>

 

涓�銆佸崟椤归�夋嫨棰橈紙

30

鍒嗭級

 

1

锛?/p>

浠ヤ笅鎻忚堪閿欒��鐨勬槸

 

 

 

C 

 

 

 

A

锛?/p>

QuartusII

鏄?/p>

Altera

鎻愪緵鐨?/p>

FPGA/CPLD

闆嗘垚寮�鍙戠幆澧?/p>

 

B

锛?/p>

Altera

鏄�涓栫晫涓婃渶澶х殑鍙�缂栫▼閫昏緫鍣ㄤ欢渚涘簲鍟嗕箣涓�

 

C

锛?/p>

MAX+plusII

鏄?/p>

Altera

鍓嶄竴浠?/p>

FPGA/CPLD

闆嗘垚寮�鍙戠幆澧?/p>

QuartusII

鐨勬洿

鏂版崲浠ｆ柊浜у搧

 

D

锛?/p>

QuartusII

瀹屽叏鏀�鎸�

VHDL

銆?/p>

V

erilog

鐨勮�捐�℃祦绋?/p>

 

2

锛?/p>

浠ヤ笅宸ュ叿涓�灞炰�?/p>

FPGA/CPLD

寮�鍙戝伐鍏蜂腑鐨勪笓鐢ㄧ患鍚堝櫒鐨勬槸

 

 

B 

 

 

A

锛?/p>

ModelSim 

 

 

 

 

B

锛?/p>

Leonardo Spectrum 

 

 

 

C

锛?/p>

Active HDL 

 

D

锛?/p>

QuartusII 

3

锛?/p>

浠ヤ笅鍣ㄤ欢涓�灞炰�?/p>

Xilinx 

鍏�鍙哥敓浜х殑鏄�

 

 

 

C 

 

 

 

A

锛?/p>

ispLSI

绯诲垪鍣ㄤ欢

 

 

 

 

 

 

 

 

 

 

 

B

锛?/p>

MAX

绯诲垪鍣ㄤ欢

 

C

锛?/p>

XC9500

绯诲垪鍣ㄤ欢

 

 

 

 

 

 

 

 

 

D

锛?/p>

FLEX

绯诲垪鍣ㄤ欢

 

4

锛?/p>

浠ヤ笅鍏充簬淇″彿鍜屽彉閲忕殑鎻忚堪涓�閿欒��鐨勬�?/p>

 

 

B 

 

 

 

A

锛庝俊鍙锋槸鎻忚堪纭�浠剁郴缁熺殑鍩烘湰鏁版嵁瀵硅薄锛屽畠鐨勬�ц川绫讳技浜庤繛鎺ョ嚎

 

B

锛庝俊鍙风殑瀹氫箟鑼冨洿鏄�缁撴瀯浣撱�佽繘绋?/p>

 

C

锛庨櫎浜嗘病鏈夋柟鍚戣�存槑浠ュ�栵紝淇″彿涓庡疄浣撶殑绔�鍙ｆ�傚康鏄�涓�鑷寸殑

 

D

锛庡湪杩涚▼涓�涓嶈兘灏嗗彉閲忓垪鍏ユ晱鎰熶俊鍙峰垪琛ㄤ�?/p>

 

5

锛?/p>

浠ヤ笅鍏充簬鐘舵�佹満鐨勬弿杩颁腑姝ｇ‘鐨勬槸

 

 

B 

 

 

 

A

锛?/p>

Moore

鍨嬬姸鎬佹満鍏惰緭鍑烘槸褰撳墠鐘舵�佸拰鎵�鏈夎緭鍏ョ殑鍑芥暟

 

B

锛庝笌

Moore

鍨嬬姸鎬佹満鐩告瘮锛?/p>

Mealy

鍨嬬殑杈撳嚭鍙樺寲瑕侀�嗗厛涓�涓�鏃堕挓鍛ㄦ�?/p>

 

C

锛?/p>

Mealy

鍨嬬姸鎬佹満鍏惰緭鍑烘槸褰撳墠鐘舵�佺殑鍑芥暟

 

D

锛庝互涓婇兘涓嶅��

 

6

锛?/p>

涓嬪垪鏍囪瘑绗︿腑锛?/p>

 

 

 

B 

 

 

鏄�涓嶅悎娉曠殑鏍囪瘑绗︺�?/p>

 

A

锛?/p>

PP0 

 

B

锛?/p>

END 

 

 

 

 

C

锛?/p>

Not_Ack 

 

D

锛?/p>

sig 

7

锛?/p>

澶ц�勬ā鍙�缂栫▼鍣ㄤ欢涓昏�佹�?/p>

FPGA

銆?/p>

CPLD

涓ょ被锛?/p>

涓嬪垪瀵?/p>

CPLD

缁撴瀯涓庡伐浣滃師

鐞嗙殑鎻忚堪涓�锛屾�ｇ‘鐨勬槸

 

 

C 

 

 

銆?/p>

 

A

锛?/p>

CPLD

鍗虫槸鐜板満鍙�缂栫▼閫昏緫鍣ㄤ欢鐨勮嫳鏂囩畝绉?/p>

 

B

锛?/p>

CPLD

鏄�鍩轰簬鏌ユ壘琛ㄧ粨鏋勭殑鍙�缂栫▼閫昏緫鍣ㄤ欢

 

C

锛庢棭鏈熺殑

CPLD

鏄�浠�

GAL

鐨勭粨鏋勬墿灞曡�屾潵

 

D

锛庡湪

Altera

鍏�鍙哥敓浜х殑鍣ㄤ欢涓�锛?/p>

FLEX10K 

绯诲垪灞?/p>

CPLD

缁撴瀯

 

8

锛?/p>

缁煎悎鏄?/p>

EDA

璁捐�℃祦绋嬬殑鍏抽敭姝ラ�わ紝鍦ㄤ笅闈㈠�圭患鍚堢殑鎻忚堪涓�锛?/p>

 

 

D 

 

鏄�閿欒�?/p>

鐨勩�?/p>

 

A

锛庣患鍚堝氨鏄�鎶婃娊璞¤�捐�″眰娆′腑鐨勪竴绉嶈〃绀鸿浆鍖栨垚鍙︿竴绉嶈〃绀虹殑杩囩▼

 

B

锛庣患鍚堝氨鏄�灏嗙數璺�鐨勯珮绾ц��瑷�杞�鍖栨垚浣庣骇鐨勶紝鍙�涓?/p>

FPGA 

/ 

CPLD

鐨勫熀鏈?/p>

缁撴瀯鐩告槧灏勭殑缃戣〃鏂囦欢

 

C

锛庝负瀹炵幇绯荤粺鐨勯�熷害銆侀潰绉�銆佹�ц兘鐨勮�佹眰锛岄渶瑕佸�圭患鍚堝姞浠ョ害鏉燂紝绉颁负缁�

鍚堢害鏉?/p>

 

D

锛?/p>

缁煎悎鍙�鐞嗚В涓猴�?/p>

灏嗚蒋浠舵弿杩颁笌缁欏畾鐨勭‖浠剁粨鏋勭敤鐢佃矾缃戣〃鏂囦欢琛ㄧず鐨勬槧

灏勮繃绋嬶紝骞朵笖杩欑�嶆槧灏勫叧绯绘槸鍞�涓�鐨勶紙鍗崇患鍚堢粨鏋滄槸鍞�涓�鐨勶級

 

9

锛?/p>

宓屽�椾娇鐢�

IF

璇�鍙ワ紝鍏剁患鍚堢粨鏋滃彲瀹炵�?/p>

 

 

A 

 

 

銆?/p>

 

A

锛庡甫浼樺厛绾т笖鏉′欢鐩镐笌鐨勯�昏緫鐢佃矾

 

 

 

 

 

 

 

 

B

锛庢潯浠剁浉鎴栫殑閫昏緫鐢佃矾

 

C

锛庝笁鎬佹帶鍒剁數璺?/p>

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

D

锛庡弻鍚戞帶鍒剁數璺?/p>

 

10

锛?/p>

鍦?/p>

VHDL

璇�瑷�涓�锛屼笅鍒楀�规椂閽熻竟娌挎��娴嬫弿杩颁腑锛岄敊璇�鐨勬�?/p>

 

 

D 

 

 

銆?/p>

 

A

锛?/p>

if clk'event and clk = 鈥?鈥?nbsp;then

 

 

 

 

B

锛?/p>

if falling_edge(clk) then 

 

 

C

锛?/p>

if clk鈥檈vent and clk = 鈥?鈥?nbsp;then

 

 

 

 

D

锛?/p>

if clk鈥檚table and not clk = 鈥?鈥?nbsp;then

 

11

锛?/p>

涓嬪垪閭ｄ釜娴佺▼鏄�姝ｇ‘鐨勫熀浜�

EDA

杞�浠剁�?/p>

FPGA / CPLD

璁捐�℃祦绋�

 

 

 

B 

 

 

 

A

锛庡師鐞嗗浘

/HDL

鏂囨湰杈撳叆鈫掗�傞厤鈫掔患鍚堚啋鍔熻兘浠跨湡鈫掔紪绋嬩笅杞解啋纭�浠舵祴璇�

 

B

锛庡師鐞嗗浘

/HDL

鏂囨湰杈撳叆鈫掑姛鑳戒豢鐪熲啋缁煎悎鈫掗�傞厤鈫掔紪绋嬩笅杞解啋纭�浠舵祴璇�

 

C

锛?/p>

鍘熺悊鍥?/p>

/HDL

鏂囨湰杈撳叆鈫掑姛鑳戒豢鐪熲啋缁煎悎鈫掔紪绋嬩笅杞解啋鈫掗�傞厤纭�浠舵祴璇曪�?/p>

 

D

锛庡師鐞嗗浘

/HDL

鏂囨湰杈撳叆鈫掑姛鑳戒豢鐪熲啋閫傞厤鈫掔紪绋嬩笅杞解啋缁煎悎鈫掔‖浠舵祴璇?/p>

 

12

锛?/p>

鍦?/p>

VHDL

璇�瑷�涓�锛屼笅鍒楀�硅繘绋嬶紙

PROCESS

锛夎��鍙ョ殑璇�鍙ョ粨鏋勫強璇�娉曡�勫�?/p>

鐨勬弿杩颁腑锛屾�ｇ‘鐨勬�?/p>

 

 

 

A 

 

 

 

銆?/p>

 

A

锛?/p>

PROCESS

涓轰竴鏃犻檺寰�鐜�璇�鍙ワ紱鏁忔劅淇″彿鍙戠敓鏇存柊鏃跺惎鍔ㄨ繘绋嬶紝鎵ц�屽畬

鎴愬悗锛岀瓑寰呬笅涓�娆¤繘绋嬪惎鍔?/p>

 

B

锛庢晱鎰熶俊鍙峰弬鏁拌〃涓�锛屽簲鍒楀嚭杩涚▼涓�浣跨敤鐨勬墍鏈夎緭鍏ヤ俊鍙?/p>

 

C

锛庤繘绋嬬敱璇存槑閮ㄥ垎銆佺粨鏋勪綋閮ㄥ垎銆佸拰鏁忔劅淇″彿鍙傛暟琛ㄤ笁閮ㄥ垎缁勬垚

 

D

锛庡綋鍓嶈繘绋嬩腑澹版槑鐨勫彉閲忎篃鍙�鐢ㄤ簬鍏朵粬杩涚�?/p>

 

13

锛?/p>

涓嬪垪璇�鍙ヤ腑锛屼笉灞炰簬骞惰�岃��鍙ョ殑鏄?/p>

 

 

 

B 

 

 

 

 

A

锛庤繘绋嬭��鍙?/p>

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

B

锛?/p>

CASE

璇�鍙�

 

 

C

锛庡厓浠朵緥鍖栬��鍙?/p>

 

 

 

 

 

 

 

 

 

 

 

 

D

锛?/p>

WHEN

鈥?/p>

ELSE

鈥炶��鍙?/p>

 

14

锛?/p>

VHDL

璇�瑷�鍏辨敮鎸佸洓绉嶅父鐢ㄥ簱锛?/p>

鍏朵腑鍝�绉嶅簱鏄�鐢ㄦ埛鐨?/p>

VHDL

璁捐�＄幇琛屽伐浣�

搴?/p>

 

 

 

D 

 

 

 

 

A

锛?/p>

IEEE

搴?/p>

 

 

 

 

 

 

 

 

B

锛?/p>

VITAL

搴?/p>

 

 

 

 

 

 

C

锛?/p>

STD

搴?/p>

 

 

 

 

D

锛?/p>

WORK

搴?/p>

 

15

锛?/p>

VHDL

璇�瑷�鏄�涓�绉嶇粨鏋勫寲璁捐�¤��瑷�锛涗竴涓�璁捐�″疄浣擄紙鐢佃矾妯″潡锛夊寘鎷�瀹炰�?/p>

涓庣粨鏋勪綋涓ら儴鍒嗭紝缁撴瀯浣撴弿杩?/p>

 

 

D 

 

 

銆?/p>

 

A

锛庡櫒浠跺�栭儴鐗规�?/p>

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

B

锛庡櫒浠剁殑缁煎悎绾︽潫

 

C

锛庡櫒浠跺�栭儴鐗规�т笌鍐呴儴鍔熻兘

 

 

 

 

 

 

 

 

D

锛庡櫒浠剁殑鍐呴儴鍔熻兘

 

浜屻�?/p>

EDA

鍚嶈瘝瑙ｉ噴锛屽啓鍑轰笅鍒楃缉鍐欑殑涓�鏂囧惈涔夛�?/p>

10

鍒嗭級

 

1

锛?/p>

CPLD

锛氬�嶆潅鍙�缂栫▼閫昏緫鍣ㄤ欢

 

2

锛?/p>

ASIC

锛氫笓鐢ㄩ泦鎴愮數璺?/p>