eda
状态机?/p>
VHDL
设计
1 / 7
10
进制加减计数器状态机?/p>
VHDL
设计
一?/p>
【设计目的?/p>
学习并掌?/p>
Quartus II
开发系统的基本操作?/p>
掌握?/p>
Quartus II
进行文本输入法进行电路设计、编译和仿真方法?/p>
掌握
CPLD/FPGA
的开发流程?/p>
掌握
EDA
实验开发系统的使用?/p>
掌握状态机的原理?/p>
掌握简单状态机?/p>
VHDL
设计方法
掌握计数器的设计方法?/p>
掌握带有复位和和时钟使能?/p>
10
进制计数器的原理?/p>
掌握通用计数器的设计方法?/p>
学习使用
VHDL
进行时序逻辑电路的设计?/p>
学习利用真值表编写
VHDL
程序?/p>
学习掌握
7
段数码显示译码器设计的原理?/p>
掌握
VHDL
语言方式设计
7
段数码显示译码器?/p>
学习掌握
8
位数码管动态扫描显示电路的原理?/p>
掌握
VHDL
语言设计
8
位数码管动态扫描显示电?/p>
学习
VHDL
语言设计较复杂的电路方法?/p>
二?/p>
?/p>
设计任务
?/p>
设计要求
?/p>
VHDL
语言设计一个状态机,要求具有以下状态和功能中的四种?/p>
者四种以?/p>
?/p>
A.
复位功能
B.
8
?/p>
10
或?/p>
16
进制加法计数
C.
8
?/p>
10
或?/p>
16
进制减法计数
D.
数码管以任何方式闪动
E.
8
?/p>
LED
灯以任何方式闪动
F.
蜂鸣器发声或者播放一段音?/p>
G.
并用两位数码管将结果显示出来
本次设计选用的功能状态为
?/p>