鏉�鐢佃�＄粍瀹為獙鍥?- 鐧惧害鏂囧簱

鏂板缓

涓婁紶

棣栭〉

鍔╂墜

鏈�杩?/div>

璧勬枡搴?/div>

宸ュ叿

瀹為獙鎶ュ憡

 

 

 

 

 

 

2016 

 

骞?/p>

 

 

4 

 

鏈?/p>

 

22 

鏃?/p>

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

鎴愮哗锛?/p>

 

 

 

 

 

 

 

 

 

 

濮撳悕

 

 

瀛﹀彿

 

 

鐝�绾�

 

14083612 

涓撲笟

 

淇℃伅瀹夊叏

 

璇剧▼鍚嶇О

 

銆婅�＄畻鏈虹粍鎴愬師鐞嗚�剧▼璁捐�°�?/p>

 

浠昏�捐�佸笀

 

鏇捐櫣

 

鎸囧�艰�佸笀

 

鏇捐櫣

 

鏈轰綅鍙?/p>

 

 

瀹為獙搴忓彿

 

 

瀹為獙鍚嶇О

 

瀵勫瓨鍣ㄥ爢

 

瀹為獙鏃堕棿

 

2016.4.22 

瀹為獙鍦扮偣

 

1

鏁欏崡

 

瀹為獙璁惧�囧�?/p>

 

 

涓�銆佸疄楠岀▼搴忔簮浠ｇ爜

 

module Reg(LED,RW_SW,AB,Reg_Addr_A,Reg_Addr_B,Write_Reg,clk,rst); 

 

 

 

 

 

 

input[4:0] Reg_Addr_A,Reg_Addr_B; 

 

 

input Write_Reg; 

 

 

input[1:0] RW_SW; 

 

 

input clk; 

 

 

input rst; 

 

 

output[7:0] LED; 

 

 

input AB; 

 

 

reg[31:0]REG_File[0:31]; 

 

 

 

 

 

 

 

reg[7:0] LED; 

 

 

wire[31:0] W_Data1 = 32'h00000001; 

 

 

 

 

 

 

wire[31:0] W_Data2 = 32'h0000000A; 

 

 

 

 

 

 

wire[31:0] W_Data3 = 32'h00000006; 

 

 

 

 

wire[31:0] W_Data4 = 32'h00000003; 

 

 

 

 

 

 

wire[31:0] A = REG_File[Reg_Addr_A]; 

 

 

wire[31:0] B = REG_File[Reg_Addr_B]; 

 

 

integer i; 

 

 

 

 

 

 

 

 

always @ (posedge clk or posedge rst) 

 

begin 

 

 

 

 

 

 

if(AB) 

 

 

 

 

case(RW_SW)