ASIC
涓撶敤闆嗘垚鐢佃矾
CPLD
澶嶆潅鍙紪绋嬮�昏緫鍣ㄤ欢
CLB
鍙厤缃�昏緫妯″潡
CAD
璁＄畻鏈鸿緟鍔╄璁?/p>
CAM
璁＄畻鏈鸿緟鍔╁埗閫?/p>
CAT
璁＄畻鏈鸿緟鍔╂祴璇?/p>
CAE
璁＄畻鏈鸿緟鍔╁伐绋?/p>
CMOS
浜掕ˉ鍦烘晥搴旂
DSP
鏁板瓧淇″彿澶勭悊
DFT
鍙祴鎬ц璁?/p>
EDA
鐢靛瓙璁捐鑷姩鍖?/p>
EAB
宓屽叆寮忛樀鍒楀潡
FPGA
鐜板満鍙紪绋嬮棬闃靛垪
GAL
閫氱敤闃靛垪閫昏緫
HDL
纭欢鎻忚堪璇█
IP
鐭ヨ瘑浜ф潈鏍?/p>
/
鐭ヨ瘑浜ф潈妯″潡
ISP
鍦ㄧ郴缁熷彲缂栫▼
ICR
鍦ㄧ數璺彲閲嶆瀯
JTAG
鑱斿悎娴嬭瘯琛屼负缁勭粐
LAB
閫昏緫闃靛垪鍧?/p>
LUT
鏌ユ壘琛?/p>
LPM
鍙傛暟鍙缃ā鍧楀簱
LC
閫昏緫瀹忓崟鍏?/p>
OLMC
杈撳嚭閫昏緫瀹忓崟鍏?/p>
PLD
鍙紪绋嬮�昏緫鍣ㄤ欢
PCB
鍗板埗鐢佃矾鏉?/p>
PIA
鍙紪绋嬭繛绾块樀鍒?/p>
PROM
鍙紪绋嬪彧璇诲瓨鍌ㄥ櫒
RTL
瀵勫瓨鍣ㄤ紶杈?/p>
SOC
鐗囦笂绯荤粺
SOPC
鍙紪绋嬬墖涓婄郴缁?/p>
SRAM
闈欐�侀殢鏈哄瓨鍌ㄥ櫒
VHDL
鐢氶珮閫熼泦鎴愮數璺‖浠舵弿杩拌瑷�
1
銆?/p>
FPGA
缁撴瀯涓�鑸垎涓轰笁閮ㄥ垎
锛氬彲缂栫▼閫昏緫鍧楋紙
CLB
锛?/p>
銆佸彲缂?/p>
绋?/p>
I/O
妯″潡鍜屽彲缂栫▼鍐呴儴杩炵嚎銆?/p>
2
銆?/p>
CPLD
鐨勫唴閮ㄨ繛绾?/p>
涓鸿繛缁紡甯冪嚎浜掕繛缁撴瀯锛?/p>
浠绘剰涓�瀵硅緭鍏ャ�?/p>
杈撳嚭绔箣闂寸殑寤舵椂鏄浐瀹?/p>
锛?/p>
FPGA
鐨勫唴閮ㄨ繛绾?/p>
涓哄垎娈靛紡甯冪嚎
浜掕繛缁撴瀯锛屽悇鍔熻兘鍗曞厓闂寸殑寤舵椂涓嶅畾
(
涓嶅彲棰勬祴
)
銆?/p>
3
銆?/p>
WHEN_ELSE
鏉′欢淇″彿璧嬪�艰鍙?/p>
鍜?/p>
IF_ELSE
椤哄簭璇彞鐨勫紓
鍚岋細
WHEN_ELSE
鏉′欢淇″彿璧嬪�艰鍙ヤ腑鏃犳爣鐐癸紝
鍙湁鏈�鍚庢湁鍒嗗彿锛?/p>
蹇?/p>
椤绘垚瀵瑰嚭鐜帮紱鏄苟琛岃鍙ワ紝蹇呴』鏀惧湪缁撴瀯浣撲腑銆?/p>
IF_ELSE
椤哄簭璇彞涓湁鍒嗗彿锛涙槸椤哄簭璇彞锛屽繀椤绘斁鍦ㄨ繘绋嬩腑
4
銆?/p>
鍩轰簬
EDA
杞欢鐨?/p>
FPGA
/
CPLD
璁捐娴佺▼涓猴細
鍘熺悊鍥?/p>
/HDL
鏂囨湰杈撳叆鈫掑姛鑳戒豢鐪熲啋缁煎悎鈫掗�傞厤鈫掓椂搴忎豢鐪熲啋缂栫▼涓嬭浇鈫?/p>
纭欢娴嬭瘯銆?/p>
*
缁撴瀯浣撶殑涓夌鎻忚堪鏂瑰紡
锛?/p>
鍗宠涓虹骇鎻忚堪銆?/p>
鏁版嵁娴佺骇鎻忚堪鍜岀粨
鏋勭骇鎻忚堪銆?/p>
*
缁撴瀯浣?/p>
閫氬父鐢辩粨鏋勪綋鍚嶇О銆佸畾涔夎鍙ュ拰骞惰澶勭悊璇彞鏋勬垚銆?/p>
5
銆?/p>
VHDL
鐨?/p>
鏁?/p>
鎹?/p>
瀵?/p>
璞?/p>
鍖?/p>
鎷?/p>
甯?/p>
閲?/p>
(constant)
銆?/p>
鍙?/p>
閲?/p>
(varuable)
鍜?/p>
淇″彿
(signal)
銆?/p>
6
銆佸湪
VHDL
鐨勭鍙ｅ０鏄庤鍙ヤ腑锛岀鍙ｆ柟鍚戝寘鎷?/p>
in
銆?/p>
out
銆?/p>
buffer
銆?/p>
inout
銆?/p>
linkage
銆?/p>
鈥?/p>
BUFFER
鈥?/p>
涓虹紦鍐茬鍙?/p>
鈥?/p>
LINKAGE
鈥?/p>
瀹氫箟鐨勭鍙ｄ笉鎸囧畾鏂瑰悜锛屾棤璁哄摢涓柟鍚戠殑淇″彿閮藉彲浠ヨ繛鎺ャ�?/p>
7
銆?/p>
VHDL
鐨?/p>
PROCESS
锛堣繘绋嬶級璇彞
鏄敱椤哄簭璇彞
缁勬垚鐨勶紝浣?/p>
鍏舵湰韬嵈鏄苟琛岃鍙?/p>
銆?/p>
8
銆?/p>
VHDL
鐨勫瓙绋嬪簭鏈?/p>
杩囩▼
(PROCEDURE)
鍜屽嚱鏁?/p>
(FUNCTION)
涓?/p>
绉嶇被鍨?/p>
,
鍏锋湁鍙噸杞芥�х壒鐐广�?/p>
9
銆?/p>
鍘熺悊鍥炬枃浠?/p>
.gdf;
娉㈠舰鏂囦欢
.scf;
鏂?/p>
鏈?/p>
璁?/p>
璁?/p>
鏂?/p>
浠?/p>
鐨?/p>
鎵?/p>
灞?/p>
鍚?/p>
鏄?/p>
.vhd
锛?/p>
鍥?/p>
褰?/p>
鏂?/p>
浠?/p>
鐨?/p>
鎵?/p>
灞?/p>
鍚?/p>
鏄?/p>
.bdf
锛?/p>
鐭㈤噺娉㈠舰鏂囦欢鐨勬墿灞曞悕鏄?/p>
.vwf
锛?/p>
浣跨敤
VHDL
璇█锛岃嚜寤?/p>
鍏冧欢鍥惧舰绗﹀彿鏂囦欢鐨勬墿灞曞悕
.bsf
锛?/p>
璧勬簮
鍒嗛厤璇存槑鏂囦欢鎵╁睍鍚?/p>
.qsf
锛?/p>
鐢ㄦ枃鏈墦寮�瀹冨彲浠ヤ慨鏀瑰紩鑴氱紪鍙凤紱
閫昏緫缁煎悎浼氱敓鎴愶紟
edf
鏂囦欢锛?/p>
鍙屽嚮
.qpf
鏂囦欢鍙惎鍔?/p>
QuartusII
骞舵墦寮�宸叉湁宸ョ▼銆?/p>
10
銆佸浘褰㈢紪杈戜腑妯″潡闂寸殑杩炵嚎鏈変笁绉嶅舰寮忥細
鑺傜偣绾?/p>
銆佹�荤嚎
鍜岀閬撶嚎
11
銆?/p>
Quartus
缂栬瘧鍣ㄧ紪璇?/p>
FPGA
宸ョ▼鏈�缁堢敓浜т袱绉嶄笉鍚岀敤閫旂殑鏂囦欢锛屽畠
浠垎鍒槸
.sof
鍜?/p>
.pof
銆?/p>
sof
鏄?/p>
SRAM Object File
锛屼笅杞藉埌
FPGA
涓紝
鏂數涓㈠け銆?/p>
pof
鏄?/p>
Programmer Object File
锛屼笅杞藉埌閰嶇疆鑺墖涓紝涓?/p>
鐢甸噸鏂伴厤缃?/p>
FPGA
銆?/p>
12
銆?/p>
FPGA
杩囩▼涓殑浠跨湡鏈変笁绉?/p>
锛氳涓轰豢鐪熴�侀�昏緫浠跨湡銆佹椂搴忎豢鐪熴�?/p>
1
锛?/p>
涓�鑸妸
EDA
鎶�鏈殑鍙戝睍鍒嗕负
MOS
鏃朵唬
銆?/p>
CMOS
鏃朵唬
鍜?/p>
ASIC
涓変釜
闃舵銆?/p>
2
锛?/p>
EDA
璁捐娴佺▼鍖呮嫭
璁捐杈撳叆銆佽璁″疄鐜般�佸疄闄呰璁℃楠?/p>
鍜?/p>
涓嬭浇缂?/p>
绋?/p>
鍥涗釜姝ラ銆?/p>
3
锛?/p>
EDA
璁捐杈撳叆涓昏鍖呮嫭
鍥惧舰杈撳叆
銆?/p>
HDL
鏂囨湰杈撳叆
鍜?/p>
鐘舵�佹満杈撳叆
銆?/p>
5
锛?/p>
VHDL
鐨勬暟鎹璞″寘鎷?/p>
鍙橀噺
銆?/p>
甯搁噺
鍜?/p>
淇″彿
锛?/p>
瀹冧滑鏄敤鏉ュ瓨鏀惧悇绉嶇被
鍨嬫暟鎹殑瀹瑰櫒銆?/p>
6.
鍩轰簬
VHDL
璁捐鐨勪豢鐪熸寜鐓ц嚜椤跺悜涓嬬殑璁捐娴佺▼锛屽叾鍏堝悗椤哄簭搴旇
鏄細琛屼负浠跨湡銆佸墠绔姛鑳戒豢鐪熴�佸姛鑳戒豢鐪熴�侀棬绾ф椂搴忎豢鐪熷洓绉?/p>
7.HDL
锛?/p>
Verilog HDL
銆?/p>
SystemVerlog
銆?/p>
System C