鏉�鐢佃�＄粍瀹為獙10-瀹炵幇R-I-J鍨嬫寚浠ょ殑CPU璁捐�″疄楠� - 鐧惧害鏂囧簱

鏂板缓

涓婁紶

棣栭〉

鍔╂墜

鏈�杩?/div>

璧勬枡搴?/div>

宸ュ叿

瀹為獙鎶ュ憡

 

 

 

2018 

 

骞?/p>

 

 

 

6 

鏈?/p>

 

 

9 

 

 

鏃?/p>

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

鎴愮哗锛?/p>

 

 

 

 

 

 

 

 

 

 

濮撳悕

 

闃冲厜鐢?/p>

 

瀛﹀彿

 

16041321 

鐝�绾�

 

16052317 

涓撲笟

 

璁＄畻鏈虹�戝�︿笌鎶�鏈?/p>

 

璇剧▼鍚嶇О

 

銆婅�＄畻鏈虹粍鎴愬師鐞嗕笌绯荤粺缁撴瀯璇曢獙銆?/p>

 

浠昏�捐�佸笀

 

寮犵繑鑰佸笀

 

鎸囧�艰�佸笀

 

寮犵繑鑰佸笀

 

鏈轰綅鍙?/p>

 

榛樿��

 

瀹為獙搴忓彿

 

10 

瀹為獙鍚嶇О

 

銆婂疄楠屽崄

 

瀹炵幇

R-I-J

鍨嬫寚浠ょ殑

CPU

璁捐�″疄楠屻�?/p>

 

瀹為獙鏃堕棿

 

2018/6/9 

瀹為獙鍦扮偣

 

1

鏁?/p>

221 

瀹為獙璁惧��

鍙?/p>

 

涓�浜虹數鑴戙�?/p>

Nexys3

寮�鍙戞澘

 

                           

涓�銆佸疄楠岀▼搴忔簮浠ｇ爜

 

椤跺眰

RI

鍨嬫寚浠?/p>

CPU

妯″潡娴嬭瘯鏂囦欢锛?/p>

 

module test; 

 

 

// Inputs 

 

reg rst; 

 

reg clk_100MHz; 

 

reg clk; 

 

 

// Outputs 

 

wire ZF; 

 

wire OF; 

 

wire [31:0] F; 

 

wire [31:0] M_R_Data; 

 

wire [31:0] PC; 

 

 

// Instantiate the Unit Under Test (UUT) 

 

TOP_RIJ_CPU uut ( 

 

 

.rst(rst), 

 

 

 

.clk_100MHz(clk_100MHz), 

 

 

 

.clk(clk), 

 

 

 

.ZF(ZF), 

 

 

 

.OF(OF), 

 

 

 

.F(F),