Quartus II
软件操作
在前面的实验里,
我们所有的实验都是基于这样一个观点,
即将一个数字系统划分成合适利?/p>
已有的中小规模数字集成电路的功能的模块,
然后将这些集成电路通过外部引线连接起来?/p>
现在开
始我们将研究用可编程逻辑器件
(PLD/FPGA)
来进行数字系统设计?/p>
可编程逻辑器件是一种大规模的集成电路,其内部预置了大量易于实现各种逻辑函数的结构,
同时还有一些用来保持信息或控制连接的特殊结构,
这些保持的信息或连接确定了器件实现的实际
逻辑功能?/p>
当改变这些信息或连接时器件的功能也将随之改变?/p>
可编程逻辑器件的设计过程和传统
的中小规模数字电路设计也不一样,
可编程数字系统,
无论?/p>
CPLD
还是
FPGA
器件都需要利用软
件工具来进行设计?/p>
可编程数字系统设计总体上一般可以分为设计输入、项目处理、设计校验和?/p>
件编程这四个主要过程如图
1
所示。下面我们将一个简单的?/p>
60BCD
计数器为例,说明可编程数
字系统设计的基本流程、概念和方法,掌?/p>
Quartus II
软件的基本功能和操作,了解原理图输入?/p>
式的设计全过程?/p>
一?/p>
设计项目输入
1.1
概述
设计输入是设计者对系统要实现的逻辑功能进行描述的过程?/p>
设计输入有多种表达方式,
常用
的有原理图输入、硬件描述语言输入、网表输入以及混合输入这四种?/p>
1
?/p>
原理图输入:
原理图设计输入方式是利用软件提供的各种原理图库,采用画图的方式进行设计输入。这是一
种最为简单和直观的输入方式?/p>
原理图输入方式的效率比较低,一般只用于小规模系统设计,
或用
于在顶层拼接各个已设计完成的电路子模块?/p>
2
?/p>
硬件描述语言?/p>
这种设计输入方式是通过文本编辑器,?/p>
VHDL
?/p>
Verilog
?/p>
AHDL
等硬件描述语言进行设计
输入。采用语言描述的优点是效率较高,结果容易仿真,信号观察方便,在不同的设计输入库之间
转换方便?/p>
适用于大规模数字系统的设计。但语言输入必须依赖综合器,只有好的综合器才能把?/p>
言综合成优化的电路?/p>
3
?/p>
网表输入
现代可编程数字系统设计工具都提供了和其它第三?/p>
EDA
工具相连接的接口。采用这种方?/p>
输入时,
可以通过标准的网表把在其它设计工具上已经实现了的设计直接移植进来?/p>
而不必重新输
入。一般开发软件可以接受的网表?/p>
EDIF
格式?/p>
VHDL
格式?/p>
Verilog
格式等。在用网表输入时?/p>
必须注意在两个系统中所采用库的对应关系,所有的库单元必须一一对应,才可以成功读入网表?/p>