高速电路设计中时序计算方法与应用实ä¾?/p>
来源:互联网
1
满足接收端芯片的建立,保持时间的必要æ€?/p>
在高速数字电路设计中ï¼?/p>
由于趋肤效应ã€?/p>
临近干扰、电流高速变化等因素ï¼?/p>
设计者不èƒ?/p>
单纯地从数字电路的角度来审查自己的产品,
而要把信号看作不稳定的模拟信号ã€?/p>
采用频谱
分析仪对信号分析,可以发现,信号的高频谱线主要来自于信号的变化沿而不是信号频率ã€?/p>
例如一ä¸?/p>
1MHz
的信号,虽然时钟周期ä¸?/p>
1
微秒,但是如果其变化沿上升或下降时间为纳ç§?/p>
级,
则在频谱仪上可以观察到频率高达数百兆赫兹的谱线ã€?/p>
因此ï¼?/p>
电路设计者应该更加关æ³?/p>
信号的边沿,因为边沿往往也就是信号频谱最高、最容易受到干扰的地方ã€?/p>
在同步设计中,数据的读取需要基于时钟采样,根据以上分析,为了得到稳定的数据ï¼?/p>
时钟的采样点应该远离数据的变化沿ã€?/p>
å›?/p>
1
是利用时é’?/p>
CLK
的上升沿采样数据
DATA
的示例ã€?/p>
DATA
发生变化后,需要等待至å°?/p>
Setup
时间(建立时间)才能被采样,而采样之后,至少
Hold
时间(保持时间)之内
DATA
不能发生变化ã€?/p>
因此可以看出ï¼?/p>
器件的建立时间和保持时间的要求,
正是为了保证时钟的采
样点远离数据的变化沿ã€?/p>
如果在芯片的输入端不能满足这些要求,
那么芯片内部的逻辑将处
于非稳态,功能出现异常ã€?/p>
å›?/p>
1
信号采样示例
å›?/p>
2
源同步系统拓扑图