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按计数增减分

:

加法计数?/p>

,

减法计数?/p>

,

?/p>

/

减法计数?/p>

. 

 

7.3.1 

异步计数?/p>

 

一

,

异步二进制计数器

 

1,

异步二进制加法计数器

 

分析?/p>

7.3.1 

?/p>

JK

触发器组成的

4

位异步二进制加法计数?/p>

. 

 

分析方法

:

由逻辑图到波形?/p>

(

所?/p>

JK

触发器均构成?/p>

T/ 

触发器的形式

,

且后一

级触发器的时钟脉冲是前一级触发器的输?/p>

Q),

再由波形图到状态表

,

进而分?/p>

出其逻辑功能

. 

 

2,

异步二进制减法计数器

 

减法运算规则

:0000-1

?/p>

,

可视?/p>

(1)0000-1=1111;1111-1=1110,

其余类推

. 

 

 

?/p>

:74LS163

的引脚排列和

74LS161

相同

,

不同之处?/p>

74LS163

采用同步清零?/p>

?/p>

. 

 

(2)CT74LS161

的逻辑功能

 

?/p>

=0

时异步清?/p>

.C0=0 

 

?/p>

=1,=0

时同步并行置?/p>

. 

 

?/p>

==1

?/p>

CPT=CPP=1

?/p>

,

按照

4

位自然二进制码进行同步二进制计数

. 

 

?/p>

==1

?/p>

CPT·

CPP=0

?/p>

,

计数器状态保持不?/p>

. 

 

4,

反馈置数法获?/p>

N

进制计数?/p>

 

方法如下

: 

 

·

写出状?/p>

SN-1

的二进制代码

. 

 

·

求归零逻辑

,

即求置数控制端的逻辑表达?/p>

. 

 

·

画连线图

. 

 

(

集成计数器中

,

清零

,

置数均采用同步方式的?/p>

74LS163;

均采用异步方式的?/p>

74LS193,74LS197,74LS192;

清零采用异步方式

,

置数采用同步方式的有

74LS161,74LS160;

有的只具有异步清零功?/p>

,

?

CC4520,74LS190,74LS191;74LS90

则具有异步清零和异步?/p>

9

功能

.

等等

) 

 

试用

CT74LS161

构成模小?/p>

16

?/p>

N

进制计数?/p>

 

5,

同步二进制加

/

减计数器

 

?/p>

,

同步十进制加法计数器

 

8421BCD

码同步十进制加法计数器电路分?/p>

 

?/p>

,

集成同计数器

 

1,

集成十进制同步加法计数器

CT74LS160 

 

(1)CT74LS160

的引脚排列和逻辑功能示意?/p>

 

?/p>

7.3.3 CT74LS160

的引脚排列图和逻辑功能示意?/p>

 

(2)CT74LS160

的逻辑功能

 

?/p>

=0

时异步清?/p>

.C0=0 

 

?/p>

=1,=0

时同步并行置?/p>

. 

 

?/p>

==1

?/p>

CPT=CPP=1

?/p>

,

按照

BCD

码进行同步十进制计数

. 

 

?/p>

==1

?/p>

CPT·

CPP=0

?/p>

,

计数器状态保持不?/p>

. 

 

2.

集成十进制同步加

/

减计数器

CT74LS190 

 

其逻辑功能示意图如教材?/p>

7.3.15

所?/p>

.

功能如教材表

7.3.10

所?/p>

. 

 

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按计数增减分

:

加法计数?/p>

,

减法计数?/p>

,

?/p>

/

减法计数?/p>

. 

 

7.3.1 

异步计数?/p>

 

一

,

异步二进制计数器

 

1,

异步二进制加法计数器

 

分析?/p>

7.3.1 

?/p>

JK

触发器组成的

4

位异步二进制加法计数?/p>

. 

 

分析方法

:

由逻辑图到波形?/p>

(

所?/p>

JK

触发器均构成?/p>

T/ 

触发器的形式

,

且后一

级触发器的时钟脉冲是前一级触发器的输?/p>

Q),

再由波形图到状态表

,

进而分?/p>

出其逻辑功能

. 

 

2,

异步二进制减法计数器

 

减法运算规则

:0000-1

?/p>

,

可视?/p>

(1)0000-1=1111;1111-1=1110,

其余类推

. 

 

 

?/p>

:74LS163

的引脚排列和

74LS161

相同

,

不同之处?/p>

74LS163

采用同步清零?/p>

?/p>

. 

 

(2)CT74LS161

的逻辑功能

 

?/p>

=0

时异步清?/p>

.C0=0 

 

?/p>

=1,=0

时同步并行置?/p>

. 

 

?/p>

==1

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CPT=CPP=1

?/p>

,

按照

4

位自然二进制码进行同步二进制计数

. 

 

?/p>

==1

?/p>

CPT·

CPP=0

?/p>

,

计数器状态保持不?/p>

. 

 

4,

反馈置数法获?/p>

N

进制计数?/p>

 

方法如下

: 

 

·

写出状?/p>

SN-1

的二进制代码

. 

 

·

求归零逻辑

,

即求置数控制端的逻辑表达?/p>

. 

 

·

画连线图

. 

 

(

集成计数器中

,

清零

,

置数均采用同步方式的?/p>

74LS163;

均采用异步方式的?/p>

74LS193,74LS197,74LS192;

清零采用异步方式

,

置数采用同步方式的有

74LS161,74LS160;

有的只具有异步清零功?/p>

,

?

CC4520,74LS190,74LS191;74LS90

则具有异步清零和异步?/p>

9

功能

.

等等

) 

 

试用

CT74LS161

构成模小?/p>

16

?/p>

N

进制计数?/p>

 

5,

同步二进制加

/

减计数器

 

?/p>

,

同步十进制加法计数器

 

8421BCD

码同步十进制加法计数器电路分?/p>

 

?/p>

,

集成同计数器

 

1,

集成十进制同步加法计数器

CT74LS160 

 

(1)CT74LS160

的引脚排列和逻辑功能示意?/p>

 

?/p>

7.3.3 CT74LS160

的引脚排列图和逻辑功能示意?/p>

 

(2)CT74LS160

的逻辑功能

 

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.C0=0 

 

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=1,=0

时同步并行置?/p>

. 

 

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==1

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CPT=CPP=1

?/p>

,

按照

BCD

码进行同步十进制计数

. 

 

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==1

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CPT·

CPP=0

?/p>

,

计数器状态保持不?/p>

. 

 

2.

集成十进制同步加

/

减计数器

CT74LS190 

 

其逻辑功能示意图如教材?/p>

7.3.15

所?/p>

.

功能如教材表

7.3.10

所?/p>

. 

 

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按计数增减分

:

加法计数?/p>

,

减法计数?/p>

,

?/p>

/

减法计数?/p>

. 

 

7.3.1 

异步计数?/p>

 

一

,

异步二进制计数器

 

1,

异步二进制加法计数器

 

分析?/p>

7.3.1 

?/p>

JK

触发器组成的

4

位异步二进制加法计数?/p>

. 

 

分析方法

:

由逻辑图到波形?/p>

(

所?/p>

JK

触发器均构成?/p>

T/ 

触发器的形式

,

且后一

级触发器的时钟脉冲是前一级触发器的输?/p>

Q),

再由波形图到状态表

,

进而分?/p>

出其逻辑功能

. 

 

2,

异步二进制减法计数器

 

减法运算规则

:0000-1

?/p>

,

可视?/p>

(1)0000-1=1111;1111-1=1110,

其余类推

. 

 

 

?/p>

:74LS163

的引脚排列和

74LS161

相同

,

不同之处?/p>

74LS163

采用同步清零?/p>

?/p>

. 

 

(2)CT74LS161

的逻辑功能

 

?/p>

=0

时异步清?/p>

.C0=0 

 

?/p>

=1,=0

时同步并行置?/p>

. 

 

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==1

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CPT=CPP=1

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,

按照

4

位自然二进制码进行同步二进制计数

. 

 

?/p>

==1

?/p>

CPT·

CPP=0

?/p>

,

计数器状态保持不?/p>

. 

 

4,

反馈置数法获?/p>

N

进制计数?/p>

 

方法如下

: 

 

·

写出状?/p>

SN-1

的二进制代码

. 

 

·

求归零逻辑

,

即求置数控制端的逻辑表达?/p>

. 

 

·

画连线图

. 

 

(

集成计数器中

,

清零

,

置数均采用同步方式的?/p>

74LS163;

均采用异步方式的?/p>

74LS193,74LS197,74LS192;

清零采用异步方式

,

置数采用同步方式的有

74LS161,74LS160;

有的只具有异步清零功?/p>

,

?

CC4520,74LS190,74LS191;74LS90

则具有异步清零和异步?/p>

9

功能

.

等等

) 

 

试用

CT74LS161

构成模小?/p>

16

?/p>

N

进制计数?/p>

 

5,

同步二进制加

/

减计数器

 

?/p>

,

同步十进制加法计数器

 

8421BCD

码同步十进制加法计数器电路分?/p>

 

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,

集成同计数器

 

1,

集成十进制同步加法计数器

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(1)CT74LS160

的引脚排列和逻辑功能示意?/p>

 

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7.3.3 CT74LS160

的引脚排列图和逻辑功能示意?/p>

 

(2)CT74LS160

的逻辑功能

 

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=0

时异步清?/p>

.C0=0 

 

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=1,=0

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. 

 

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CPT=CPP=1

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,

按照

BCD

码进行同步十进制计数

. 

 

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==1

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CPT·

CPP=0

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,

计数器状态保持不?/p>

. 

 

2.

集成十进制同步加

/

减计数器

CT74LS190 

 

其逻辑功能示意图如教材?/p>

7.3.15

所?/p>

.

功能如教材表

7.3.10

所?/p>

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如何用JK触发器设计计数器 - 百度文库
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按计数增减分

:

加法计数?/p>

,

减法计数?/p>

,

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/

减法计数?/p>

. 

 

7.3.1 

异步计数?/p>

 

一

,

异步二进制计数器

 

1,

异步二进制加法计数器

 

分析?/p>

7.3.1 

?/p>

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触发器组成的

4

位异步二进制加法计数?/p>

. 

 

分析方法

:

由逻辑图到波形?/p>

(

所?/p>

JK

触发器均构成?/p>

T/ 

触发器的形式

,

且后一

级触发器的时钟脉冲是前一级触发器的输?/p>

Q),

再由波形图到状态表

,

进而分?/p>

出其逻辑功能

. 

 

2,

异步二进制减法计数器

 

减法运算规则

:0000-1

?/p>

,

可视?/p>

(1)0000-1=1111;1111-1=1110,

其余类推

. 

 

 

?/p>

:74LS163

的引脚排列和

74LS161

相同

,

不同之处?/p>

74LS163

采用同步清零?/p>

?/p>

. 

 

(2)CT74LS161

的逻辑功能

 

?/p>

=0

时异步清?/p>

.C0=0 

 

?/p>

=1,=0

时同步并行置?/p>

. 

 

?/p>

==1

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CPT=CPP=1

?/p>

,

按照

4

位自然二进制码进行同步二进制计数

. 

 

?/p>

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CPT·

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?/p>

,

计数器状态保持不?/p>

. 

 

4,

反馈置数法获?/p>

N

进制计数?/p>

 

方法如下

: 

 

·

写出状?/p>

SN-1

的二进制代码

. 

 

·

求归零逻辑

,

即求置数控制端的逻辑表达?/p>

. 

 

·

画连线图

. 

 

(

集成计数器中

,

清零

,

置数均采用同步方式的?/p>

74LS163;

均采用异步方式的?/p>

74LS193,74LS197,74LS192;

清零采用异步方式

,

置数采用同步方式的有

74LS161,74LS160;

有的只具有异步清零功?/p>

,

?

CC4520,74LS190,74LS191;74LS90

则具有异步清零和异步?/p>

9

功能

.

等等

) 

 

试用

CT74LS161

构成模小?/p>

16

?/p>

N

进制计数?/p>

 

5,

同步二进制加

/

减计数器

 

?/p>

,

同步十进制加法计数器

 

8421BCD

码同步十进制加法计数器电路分?/p>

 

?/p>

,

集成同计数器

 

1,

集成十进制同步加法计数器

CT74LS160 

 

(1)CT74LS160

的引脚排列和逻辑功能示意?/p>

 

?/p>

7.3.3 CT74LS160

的引脚排列图和逻辑功能示意?/p>

 

(2)CT74LS160

的逻辑功能

 

?/p>

=0

时异步清?/p>

.C0=0 

 

?/p>

=1,=0

时同步并行置?/p>

. 

 

?/p>

==1

?/p>

CPT=CPP=1

?/p>

,

按照

BCD

码进行同步十进制计数

. 

 

?/p>

==1

?/p>

CPT·

CPP=0

?/p>

,

计数器状态保持不?/p>

. 

 

2.

集成十进制同步加

/

减计数器

CT74LS190 

 

其逻辑功能示意图如教材?/p>

7.3.15

所?/p>

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功能如教材表

7.3.10

所?/p>

. 

 



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