实验?/p>
序列信号检测器的设?/p>
一、实验目的:
1
、理解序列信号检测器的工作原理;
2
、掌握原理图和文本输入的混合设计输入方法?/p>
3
、理解状态划分;
4
、掌握状态机程序的编写方法;
二、实验原理:
序列检测器是时序数字电路中非常常见的设计之一?/p>
它的主要功能?/p>
:
将一
个指定的序列从数字码流中识别出来。接下来的设计就是针对?/p>
011
”这个序?/p>
的检测器?/p>
?/p>
input
为数字码流输入,
output
为检出标记输出,
高电平表?/p>
“发
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,
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?/p>
?/p>
001101101111011111...
?/p>
,
在时?/p>
2
?/p>
4
?/p>
,
码流
input
里出现指定序?/p>
?/p>
011
?/p>
,
对应输出
output
在第
4
个时钟变为高电平
?/p>
1
?/p>
,
表示发现指定
"011
?/p>
?/p>
以此类推?/p>
序列发生器模块采用的?/p>
M
?/p>
n=4
)序列发生器,详细可以参考?/p>
EDA
技?/p>
与应用》一书的
4.4
团队协作及逻辑锁定?/p>
三、实验内?/p>
?/p>
1
)最终的顶层设计原理图如下:
左侧的四?/p>
D
触发器组成的电路?/p>
M
序列信号发生器模块,它可以产?/p>
15
位随
机的二进制码流。发生器产生的二进制码流每隔
15
个时钟周期重复出现一次?/p>
详细的可以在最终的时序仿真图中看出来?/p>
右侧?/p>
get_str
模块为检测模块,给予状态机的结构编写的,具体如下:
library ieee;
use ieee.std_logic_1164.all;