373
为三态输出的?/p>
D
透明锁存?/p>
,
共有
54/74S373
?/p>
54/74LS373
两种线路结构?/p>
式?/p>
373
为三态输出的
8 D
透明锁存?/p>
, 373
的输出端
O0-O7
可直接与总线相连。当三?/p>
允许控制?/p>
OE
为低电平时,
O0-O7
为正常逻辑状态,可用来驱动负载或总线。当
OE
?/p>
高电平时?/p>
O0-O7
呈高阻态,即不驱动总线,也不为总线的负载,但锁存器内部的逻辑?/p>
作不受影响。当锁存允许?/p>
LE
为高电平时,
O
随数?/p>
D
而变。当
LE
为低电平时,
O
被锁
存在已建立的数据电平?/p>
?/p>
LE
端施密特触发器的输入滞后作用?/p>
使交流和直流噪声抗扰?/p>
6
被改?/p>
400mV
?/p>
373
引出端符号:
D0
?/p>
D7-----
数据输入?/p>
OE-----
三态允许控制端(低电平有效?/p>
LE-----
锁存允许?/p>
O0-O7-----
输出?/p>
373
外部管腿图、真值表?/p>

12