?/p>
?/p>
3.1
比较常用硬件描述语言
VHDL
?/p>
Verilog
?/p>
ABEL
语言的优?/p>
?/p>
1.
VHDL
?/p>
描述语言层次较高,不易控制底层电路,因而对综合器的性能要求较高。有多种
EDA
工具选择,已成为
IEEE
标准?/p>
应用
VHDL
进行工程设计的优点是多方面的,具体如下:
(1)
与其他的硬件描述语言相比?/p>
VHDL
具有更强的行为描述能力?/p>
(2)
VHDL
具有丰富的仿真语句和库函数,使得在任何大系统的设计早期,就能查验?/p>
计系统的功能可行性,
随时可对系统进行仿真模拟?/p>
使设计者对整个工程的结构和功能可行
性做出判断?/p>
(3)
VHDL
语句的行为描述能力和程序结构,决定了它具有支持大规模设计的分解和?/p>
有设计的再利用功能?/p>
(4)
?/p>
VHDL
完成一个确定的设计,可以利?/p>
EDA
工具进行逻辑综合和优化,并自动把
VHDL
描述设计转变成门级网?/p>
(
根据不同的实现芯?/p>
)
?/p>
(5)
VHDL
对设计的描述具有相对独立性?/p>
(6)
VHDL
具有类属描述语句和子程序调用等功能,对于完成的设计,在不改变源程?/p>
的条件下,只需改变类属参量或函数,就能轻易地改变设计的规模和结构?/p>
2.
Verilog:
设计者需要了解电路的结构细节,对综合器的性能要求较低。有多种
EDA
工具?/p>
择,已成?/p>
IEEE
标准?/p>
3.ABEL:
设计者需要了解电路的结构细节,对综合器的性能要求较低。支?/p>
ABEL
的综合器
只有一家,
ABEL
正朝国际化标准努力?/p>
3.2
VHDL
程序一般包括几个组成部分?每部分的作用是什么?
?/p>
1
)三个基本组成部分:库、程序包使用说明,实体描述和实体对应的结构体描述?/p>
?/p>
2
)库、程序包使用说明:用于打开调用本设计实体将用到的库、程序包
实体描述:用于描述该设计实体与外界的接口信号说明
结构体描述:用于描述该设计实体内部的组成及内部工作的逻辑关系
结构体配置语句主要用于层次化的方式对特定的设计实体进行元件的例化,或是为实体
选定某个特定的结构体
3.3
VHDL
语言中数据对象有几种?各种数据对象的作用范围如何?各种数?/p>
对象的实际物理含义是什么?
?/p>
1
)数据对象有三种:变量、常量、信?/p>
?/p>
2
)常量的作用范围取决于其所定义的位置。若在程序包中定义,则可以用在调用该程序
包的所有设计实体中?/p>
若定义在实体中,
则可在这个实体的所有结构体中使用?/p>
若定义在?/p>
构体中,则只能用于该结构体。若定义在进?/p>
/
子程序中,则只能用于该进?/p>
/
子程序?/p>
变量属于局部量,作用范围仅限于所定义的进程或子程序内部?/p>
信号属于全局量,
作用范围取决于其所定义的位置?/p>
若在程序包中定义?/p>
则可以用在调
用该程序包的所有设计实体中?/p>
若定义在实体中,
则可在这个实体的所有结构体中使用?/p>
?/p>
定义在结构体中,则只能用于该结构体?/p>
?/p>
3
)信号表示硬件中的连线,用于各并行语句模块之间的通信。变量一般用于存储局?/p>
/
临时数据?/p>
常量表示电路中的恒定电平,可使代码中常数易于阅读和修改?/p>
3.4
什么叫标识符?
VHDL
的基本标识符是怎样规定的?