0
实验?/p>
一位全加器实验
姓名:王?/p>
学号?/p>
专业:数?/p>
2
?/p>
【实验环境?/p>
1. Windows 2000
?/p>
Windows XP
2. QuartusII
?/p>
GW48-PK2
?/p>
DE2-115
计算机组成原理教学实验系统一台,排线若干?/p>
【实验目的?/p>
1
、熟悉原理图?/p>
VHDL
语言的编写?/p>
2
、验证全加器功能?/p>
【实验原理?/p>
设计一个一位全加器,能完成两个二进制位的加法操作,考虑每种情况下的进位信号,完?/p>
8
组数?/p>
的操作?/p>
【实验步骤?/p>
1.1
建立工程项目
1.1.4
原理图设?/p>
新建项目后,
就可以绘制原理图程序了?/p>
下面以一位全加器如图
1-12
所示为例,
讲解原理图的编辑输入的方法与具体
步骤?/p>
?/p>
1-12
一位全加器原理?/p>
?/p>
1
)执行菜单?/p>
File
?/p>
?/p>
?/p>
New?/p>
?/p>
,或在工具栏中单?/p>
图标,弹出如?/p>
1-13
所示的?/p>
New
”对话框。在此对话框
的?/p>
Design Files
”项中选择?/p>
Block Diagram/Schematic File
?/p>
,在单击?/p>
OK
”按钮,
Quartus
?/p>
10
.0
的主窗口进入如图
1-14
所示的原理图工作环境界面?/p>