CPLD制作数字钟的报告
论文2008-06-18 11:45:01阅读429评论0字号：大中小
通过这8周的学习，我知道了CPLD及电子电路CAD主要是学习里利用可编程器件使其实现某种指定功能。将通过编程做出的器件进行设计组装，调试使其成为一个简易的电子产品。同时我也了解如何设计一个电子产品。首先必须明确系统的设计任务，根据任务设计方案，然后对方案中的各部分进行单元电路的设计，参数计算和器件选择，最后将各部分连接在一起，画出符合设计要求的完整的电路图。然后
进行编译，使其功能在可编程器件上能够实现。
在这8周的时间里，我们主要完成了以下六个实验：
实验一: 组合逻辑设计、实验装置的使用方法
一 实验目的:
1通过一个简单的3-8译码器的设计,掌握组合 逻辑电路的设计方法。
2.初步了解EPLD设计的全过程, 初步掌握Altera软件的使用。
3.掌握组合逻辑电路的静态测试方法.
二 实验步骤:
1 进入Windows操作系统,打开Max+PLUSII的设计软件. 启动File口Project Name菜单,将出现
Project Name 对话框,在对话框内键入设计项目名YUSHI,选Ok即可
2.点击Assign 口Device菜单,选择器件EPF10K144-1
3 设计的输入. 画出的实验原理图如下:
点击保存按钮保存原理图. 将起保存在YUSHI文件下,起扩展名为.gdf
4. 设计项目的编译. 点击MAX+PLUSII 口compiler项,出现编译窗口,点击start即可开始编译 5.设计项目的模拟仿真. 通过模拟一个项目来证明它的功能是否是正确的. 上述电路的仿真波形如
下:
6.在底层图编辑器中观察适配结果以及管脚的重新分配定位.对照结构管脚分配表,根据自己的设
计进行分配. 7, 器件的编译. 三. 实验效果产生的现象:
通过按键输入，发光二极管显示3-8译码器的功能。
四 实验小结:
通过这个实验，我们初步了解了Max+PLUSII软件设计环境以及软件的使用。也实现了3-8译码器
的从理论到实践验证过程。让我们亲身体验了3-8译码器的逻辑功能。
实验二 用D触发器设计异步四位二进制加法计数器
实验目的:
1 了解时序电路的经典设计方法。
2.理解D触发器和一般逻辑门组成的时序逻辑电路
实验原理图:
仿真波形:
实验产生的现象或效果：
每个时钟下降沿时计数器就加一，D0，D1，D2，D3表示四进制的从低位到高位的四进制数。
Reset是清零端，低电平后计数重新开始。
小结:
通过这个实验进一步了解软件的使用，更加熟悉了四进制的原理。通过软件实现D触发器设计异
步四位二进制加法计数。
实验三 6进制、60，24进制计数器
实验目的:
1 了解同用同步记数器,异步计数器的使用方法
2.了解用同步计数器通过清零阻塞法和预显数法得到循环任意进制计数器的方法
3 理解时序电路和同步计数器加译码电路的联系,设计任意编码计数器
实验原理: 对可编程器件EPF10K144-1进行编程,通过程序的控制,使起实现6进制,60进制,24进制
计数器功能. 各计数器的程序如下:
六进制： library ieee。
use ieee.std_logic_1164.all。 use ieee.std_logic_unsigned.all。
entity sy6 is
port(clk,clr,en: in std_logic。 count :out std_logic。
q :out std_logic_vector( 3 downto 0>>。
end sy6。 architecture one of sy6 is
signal m:std_logic_vector(3 downto 0>。
begin
process(clk,clr,en,m>
begin if clr= '1' then