Layout主要工作注意事项
? 画之前的准备工作 ? 与电路设计者的沟通
? Layout 的金属线尤其是电源线、地线 ? 保护环 ? 衬底噪声
? 管子的匹配精度
一、 layout 之前的准备工作 1、 先估算芯片面积
先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、 Top-Down 设计流程
先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、 模块的方向应该与信号的流向一致
每个模块一定按照确定好的引脚位置引出之间的连线 4、 保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、 不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的
电源电压不一致。
6、 尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、 与电路设计者的沟通
搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线
1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。 在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应
长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
（2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应
寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰
关于寄生电阻： （1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。 （2）加粗金属线
（3）存在对称关系的信号的连线也应该保持对称，使得信号线的寄生电阻保持相等。 关于寄生电容：
（1） 避免时钟线和信号线的重叠
（2） 两条信号线应避免长距离平行，信号线之间交叉对彼此的影响比二者平行要小 （3） 输入信号线和输出信号线应该避免交叉 （4） 对于易受干扰的信号线，在两侧加地线保护 （5） 模拟电路的数字部分需要严格的隔离开 四、保护环
1、避免闩锁效应
最常见的latch up 诱因是电源，地的瞬态脉冲。这种瞬态脉冲可能产生原因是瞬态电源中断等。它可能会使引脚电位高于VDD或低于VSS，容易发生latch-up，因此，对于电路中有连接到电源和地的MOS管，周围需要加保护环。
2、容易发生latch-up的地方：任何不与power, supply, substrate 相连的引脚都有可能，所以精度要求高时，要查看是否有引脚引线既不连power，supply，也不连substrate ，凡是和这样的引线相连的源区，漏区都要接保护环。
3、保护环要起到有效的作用就应该使保护环宽度较宽，电阻较低而且用深扩散材料。 4、N管的周围应该加吸引少子电子的N型保护环（n-sub），n-sub连接vdd P管的周围应该加吸收少子空穴的P型保护环（p-sub），p-sub连接vss 双环对少子的吸收效果比单环好 五、衬底噪声
1、衬底噪声产生原因
源漏衬底pn结正向导通，或者电源连接节点引入的串扰，使得衬底电位会产生抖动偏差。 2、解决方法：
（1）对于轻掺杂的衬底要用保护环把敏感电路包围起来
（2）把gnd和衬底在片内连在一起，然后由一条线连到片外的全局地线使得gnd 和衬底的
跳动一致，也可以消除衬底噪声。
（3）场屏蔽作用：每个block 外围一层金属，使每单元模块同电势而且模块之间不相互影
响。
3、衬底可靠电位的连接
（1）尽量把衬底与电源的接触孔的位置和该位置管子的衬底注入极的距离缩小，距离越近
越好，因为这种距离的大小衬底电位偏差影响非常大。
（2）把衬底接触孔的位置增多，尽量多打孔，保证衬底与电源的接触电阻较小。 六、管子的匹配精度
1、电流成比例的MOS管，应使电流方向一致，版图中晶体管方向相同。 2、配置dummy器件，使版图周围环境一致，结构更加对称。 3、在处理匹配性要求高的对管时，采用交叉对称的结构比较好。 4、MOS管的匹配主要有四方面影响因素
栅面积：匹配度与有源区面积（s=w*l）成反比关系 栅氧化层厚度：一般栅氧化层的管子匹配度较高
沟道长度调制：管子的不匹配与Vgs的不匹配成正比与沟道长度成反比。
方向：沿晶体管不同轴向制作的管子的迁移率不同，这就影响管子跨导的匹配度，把需要
匹配的管子放在一个cell 中，避免因旋转cell 而产生方向不一致。
5、dummy器件的详细描述
如果周边环境不同，会使工艺中的刻蚀率不同。比如，线宽大，刻蚀率大，刻蚀的快慢会影响电阻等电学参数。例子：尺寸较大的管子被拆成小管子并联时，要在两端的小管子的栅旁加上dummy gate，这样可以保证比较精确的电流匹配，而且这种dummy gate 的宽度可以比实际的栅宽小，各个小管子的gate 最好用metal 联起来，如果用poly 连会引起刻蚀率的偏差。
6、主要单元电路的匹配
差分对管位置和连线长短都要对称，能合为一条线的连线就要合。差分对主要使Vgs匹配，而电流镜主要使ID匹配。 7、 MOS管匹配的几点主要事项：
（1） 接触孔，metal走线不要放在有源区内，如果metal一定要跨过有源区的话应加
入dummy走线。
（2） 最好把匹配管放在远离深扩散边缘的地方，至少两倍结深，N-well属深扩散，
pmos 要放在阱内距阱边较远处。
（3） 尽量使用nmos管来做匹配管，因为nmos 管比pmos 管更易达到匹配。
（4） 为避免由梯度引起的mismatch，采用common-centroid layout 同心结构，且尽
量紧密，差分对采用cross-coupled pairs（交叉耦合）结构。
（5） 匹配器件要远离功率器件摆放，功率大于50mw就属于功率器件。 8、 大功率供电的版图及宽长比较大的器件的版图
（1） w较大的管子应折成小单元并联，原则是每个单元的电阻应小于所有单元连接
起来的总和。
（2） 如果折成的单元数过多，应分两排摆放。
（3） 大功率供电一般出现在有大电流的地方，避免电迁移。 9、 电源线，地线，信号线的布线
（1） 不同电路的电源线和地线之间会有一些噪声影响。模拟电路和数字电路的电源和地，还有一些敏感电路的电源线和地线都需要把它们保护起来，保证它们不相互影响。
（2） 模拟电路和数字电路的gnd要分开。
（3） 电源线，地线上尽量多打孔，以保证Nwell的良好接触和p型衬底良好接地。 （4） 信号线的布线：
如果两条信号线的走向平行，平行线间的寄生电容会把两个信号耦合，产生噪声。
两临近信号线上的信号相互影响成为串扰，较少crosstalk方法：采用差分结构把crosstalk 化为公模扰动。
对敏感信号进行保护：把敏感信号屏蔽起来 将敏感电路部分与易产生噪声的地方间距增大。
Cadence 快捷键
Ctrl+A：全选
Shift+B：升到上一级试图 B：去某一级
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Shift+C：裁切；首先调用命令，选中要裁切的图形，后画矩形裁切
Ctrl+D：取消选择
Shift+E和E：是控制用户预设的一些选项 Ctrl+F：显示上层等级Hierarchy Shift+F：显示所有等级 Ctrl+G：Zoom to Grid G：开关引力吸附到某些节点 I：插入
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Ctrl+N，Shift+N，N：控制线走向的 Ctrl+N：先横后竖 Shift+N：直角正交