Chap1 绪论
1、IC产品从设计到芯片产品的产业链流程,了解步骤 从设计、制造、封装、测试到芯片产品 ? 设计:从系统设计到版图设计
? 制造: 掩模版(光罩版、Mask)制作:
对每层版图都要制作一层掩模版,实际是光刻工序的次数; 除金属层外,一般CMOS电路至少需要10层以上掩模版
晶圆制造(光刻)(Wafer Manufacturing) ? 封装:先进行晶圆切割;
封装可以满足以下几个需要: 封装给予芯片机械支撑;
封装协助芯片向周围环境散热,保护芯片免受化学腐蚀; 封装引脚可以提供芯片在整机中的有效焊接 封装方式:DIP、PGA、BGA ? 测试:
① 中测(晶圆测试、 Wafer Testing ):晶圆制造完成后的测试 ② 成测(成品测试、Final Testing ):芯片封装完成后的测试,需对每个芯片进行测试
2、IC设计中需要考虑的因素 满足功能要求;
满足性能要求:速度、功耗(稍加展开论述!)
降低芯片成本:设计成本,制造成本,测试成本(采用可测试性设计(DFT)方法) 延长芯片使用寿命;缩短芯片面市时间(Time-to-Market)
Chap3 逻辑门单元
1、逻辑门时延的等效电阻时延估算模型 时延 td= -(Rn+RL)CLln0.5=0.69RnCL 转换时间 tf= -(Rn+RL)CLln0.9=2.2RnCL 下拉网络NOMS的等效电阻Rn;上拉网络 NOMS的等效电阻Rp 2、能够根据逻辑表达式画出CMOS静态逻辑门电路(Transistor-level) 2-NAND和2-NOR的电路实例
+outba
Chap4 组合逻辑网络
互连线(Interconnect)的RC传输线及 Elmore时延模型 互连线(Interconnect)特性: RC传输线、 Elmore时延模型 1、连线可以看作RC传输线(分布式RC寄生参数)
把连线分为一系列无限小的RC电路节(忽略电感),每一节由一个微分电阻和一个电容表征:基本的传输线参数是ri, ci。电容主要是对地的耦合电容
2、连线时延估算:Elmore时延模型 连线的Elmore时延模型
(1)把RC传输线看成n节RC电路的串连
(2)时延是各线段时延之和: E = r(n - i)c = 0.5 rc n(n-1)
在n节上所有节电阻和电容都相等 电阻ri需要对下游的每段电容充电 (3)时延以线长平方的速度增长
(4)最小的rc积意味着在线长增加时增加的最小时延 Elmore时延模型定义通过线性网络的时延为:
二端口网络的脉冲响应的一阶矩。
对于RC网络已经比较精确,因此广泛用于处理RC传输线,但不能精确描述电感性连线。
互连线(Interconnect)时延优化(Optimization)的基本方法(今年的复习大纲上没有) Optimization techniques:
1、Redesign the wires layout to reduce the amount of coupling capacitance between wires ★ Increase the spacing between critical signals ★ minimize required adjacency regions.
2、 Assume (for following slides)
★ Take into account coupling only to wires in adjacent tracks. ★ Coupling/crosstalk is proportional to adjacency length
Chap5 时序机
1、时序电路设计的建立时间约束和保持时间约束 时钟周期(建立时间)约束: 时钟规则
时钟周期 > 最长组合逻辑时延(关键路径时延) 考虑寄存器本身的信号传播时延
时钟周期 > 寄存器传播时延 + 最长组合逻辑时延 再考虑建立时间
时钟周期 > 寄存器传播时延 + 最长组合逻辑时延 + 建立时间
考虑时钟偏差的时钟周期(建立时间)约束
保持时间约束:
保持时间 < 寄存器传播时延 + 最短组合逻辑时延