. EDA实验报告书
姓名 xxx 学号 xxxxxxx 实验时间 课 题 3-8译码器的设计 名称 实验 1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。 2、初步掌握VHDL语言的常用语句。 目3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。 的 设计一个3—8译码器使其满足如下真值表： 3-8译码器真值表 选通输入 二进制 译码输出 输入 S0 S1 S2 A B C Y0 Y1 Y2 Y3 Y4 X 1 X X X X 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 0 X X X X X 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 0 0 0 1 1 1 1 1 0 1 1 0 0 1 0 0 1 1 1 1 0 1 0 0 1 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 设计要求 Y5 Y6 Y7 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 0 1.采用原理图输入法利用门电路进行设计并实现仿真、下载。 2.利用VHDL语言输入进行设计并进行仿真。 1 / 4
. 设1、根据74138的功能，当S0=1，S1=0，S2=0时译码器处于工作状态。否则计译码器被禁止，所有输出端被封锁在高电平。由真值表画出卡诺图，再写出对应表达式，再画出电路。 思2、使用VHDL语言时，应注意头文件以及各种输入的格式，使用IF语句，路 CASE语句设计电路，最后再用END语句结束程序。 设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; 原USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SA IS 理 PORT( D:IN STD_LOGIC_VECTOR(2 DOWNTO 0); 图 S0,S1,S2:IN STD_LOGIC; Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 及 ); END ; 源ARCHITECTURE XIANI OF SA IS BEGIN 程PROCESS(D,S0,S1,S2) BEGIN 序 IF (S0='0')THEN Y<=\ ELSIF(S0='1' AND S1='0' AND S2='0')THEN IF (D(2)='0' AND D(1)='0' AND D(0)='0')THEN Y<=\ ELSIF (D(2)='0' AND D(1)='0' AND D(0)='1')THEN Y<=\ ELSIF (D(2)='0' AND D(1)='1' AND D(0)='0')THEN Y<=\ ELSIF (D(2)='0' AND D(1)='1' AND D(0)='1')THEN Y<=\ ELSIF (D(2)='1' AND D(1)='0' AND D(0)='0')THEN Y<=\ ELSIF (D(2)='1' AND D(1)='0' AND D(0)='1')THEN Y<=\ ELSIF (D(2)='1' AND D(1)='1' AND D(0)='0')THEN Y<=\ ELSIF (D(2)='1' AND D(1)='1' AND D(0)='1')THEN Y<=\2 / 4
. ELSE Y<=\ END IF; ELSE Y<=\ END IF; END PROCESS; END; 仿真波形图 实验结果 3 / 4